本發(fā)明涉及一種半導(dǎo)體結(jié)構(gòu)，且特別是涉及一種晶體管結(jié)構(gòu)。

背景技術(shù)：

1、晶體管元件廣泛應(yīng)用于各種電子產(chǎn)品中。隨著科技的進(jìn)步，電子元件的尺寸不斷縮小，所以要提升晶體管元件的電性表現(xiàn)(electrical?performance)變得更加困難。因此，如何提升晶體管元件的電性表現(xiàn)為持續(xù)努力的目標(biāo)。

技術(shù)實(shí)現(xiàn)思路

1、本發(fā)明提供一種晶體管結(jié)構(gòu)，其可具有較佳的電性表現(xiàn)。

2、本發(fā)明提出一種晶體管結(jié)構(gòu)，包括基底、柵極結(jié)構(gòu)、第一摻雜區(qū)、第二摻雜區(qū)、飄移區(qū)、場板(field?plate)、電荷存儲層與第一介電層。柵極結(jié)構(gòu)位于基底上。第一摻雜區(qū)與第二摻雜區(qū)位于柵極結(jié)構(gòu)的兩側(cè)的基底中。飄移區(qū)位于柵極結(jié)構(gòu)與第二摻雜區(qū)之間的基底中。場板位于飄移區(qū)上方的基底上。電荷存儲層位于場板與飄移區(qū)之間。第一介電層位于場板與電荷存儲層之間。

3、依照本發(fā)明的一實(shí)施例所述，在上述晶體管結(jié)構(gòu)中，還可包括第二介電層。第二介電層位于電荷存儲層與基底之間。

4、依照本發(fā)明的一實(shí)施例所述，在上述晶體管結(jié)構(gòu)中，電荷存儲層可直接接觸基底。

5、依照本發(fā)明的一實(shí)施例所述，在上述晶體管結(jié)構(gòu)中，電荷存儲層的材料可為電荷捕捉材料(charge?trapping?material)或浮置柵極材料(floating?gate?material)。

6、依照本發(fā)明的一實(shí)施例所述，在上述晶體管結(jié)構(gòu)中，電荷捕捉材料例如是氮化硅或高介電常數(shù)(high?dielectric?constant，high-k)介電材料。

7、依照本發(fā)明的一實(shí)施例所述，在上述晶體管結(jié)構(gòu)中，浮置柵極材料例如是摻雜多晶硅、未摻雜多晶硅或其組合。

8、依照本發(fā)明的一實(shí)施例所述，在上述晶體管結(jié)構(gòu)中，柵極結(jié)構(gòu)可包括柵極與柵介電層。柵極位于基底上。柵介電層位于柵極與基底之間。

9、依照本發(fā)明的一實(shí)施例所述，在上述晶體管結(jié)構(gòu)中，場板可位于柵極結(jié)構(gòu)與第二摻雜區(qū)之間的基底上。

10、依照本發(fā)明的一實(shí)施例所述，在上述晶體管結(jié)構(gòu)中，場板的材料例如是銅(cu)或鋁(al)。

11、依照本發(fā)明的一實(shí)施例所述，在上述晶體管結(jié)構(gòu)中，部分飄移區(qū)可位于柵極結(jié)構(gòu)的正下方。

12、依照本發(fā)明的一實(shí)施例所述，在上述晶體管結(jié)構(gòu)中，飄移區(qū)可連接于第二摻雜區(qū)。

13、依照本發(fā)明的一實(shí)施例所述，在上述晶體管結(jié)構(gòu)中，還可包括主體區(qū)(bulkregion)。主體區(qū)位于第一摻雜區(qū)的遠(yuǎn)離柵極結(jié)構(gòu)的一側(cè)的基底中。

14、依照本發(fā)明的一實(shí)施例所述，在上述晶體管結(jié)構(gòu)中，主體區(qū)可連接于第一摻雜區(qū)。

15、依照本發(fā)明的一實(shí)施例所述，在上述晶體管結(jié)構(gòu)中，第一摻雜區(qū)可具有第一導(dǎo)電型。主體區(qū)可具有第二導(dǎo)電型。

16、依照本發(fā)明的一實(shí)施例所述，在上述晶體管結(jié)構(gòu)中，還可包括第一阱區(qū)與第二阱區(qū)。第一阱區(qū)位于基底中。第二阱區(qū)位于第一阱區(qū)的一側(cè)的基底中。第一摻雜區(qū)可位于第一阱區(qū)中。第二摻雜區(qū)可位于第二阱區(qū)中。飄移區(qū)可位于第一阱區(qū)與第二阱區(qū)中。

17、依照本發(fā)明的一實(shí)施例所述，在上述晶體管結(jié)構(gòu)中，第二阱區(qū)可連接于第一阱區(qū)。

18、依照本發(fā)明的一實(shí)施例所述，在上述晶體管結(jié)構(gòu)中，第一阱區(qū)與第二阱區(qū)的界面可位于場板與第二摻雜區(qū)之間的基底中。

19、依照本發(fā)明的一實(shí)施例所述，在上述晶體管結(jié)構(gòu)中，還可包括第三阱區(qū)。第三阱區(qū)位于基底中。第一阱區(qū)與第二阱區(qū)可位于第三阱區(qū)中。

20、依照本發(fā)明的一實(shí)施例所述，在上述晶體管結(jié)構(gòu)中，第一摻雜區(qū)、第二摻雜區(qū)、飄移區(qū)、第二阱區(qū)與第三阱區(qū)可具有第一導(dǎo)電型。第一阱區(qū)可具有第二導(dǎo)電型。

21、依照本發(fā)明的一實(shí)施例所述，在上述晶體管結(jié)構(gòu)中，還可包括第二介電層。第二介電層位于基底、柵極結(jié)構(gòu)、場板、電荷存儲層與第一介電層上。

22、基于上述，在本發(fā)明所提出的晶體管結(jié)構(gòu)中，電荷存儲層位于場板與飄移區(qū)之間。因此，可通過編程操作使電荷存儲層帶負(fù)電。此外，可通過抹除操作使電荷存儲層帶正電。在一些實(shí)施例中，當(dāng)晶體管結(jié)構(gòu)為n型金屬氧化物半導(dǎo)體(n-type?metal?oxidesemiconductor，nmos)晶體管結(jié)構(gòu)且電荷存儲層帶負(fù)電時，可提升晶體管結(jié)構(gòu)的擊穿電壓(breakdown?voltage)。在一些實(shí)施例中，當(dāng)晶體管結(jié)構(gòu)為nmos晶體管結(jié)構(gòu)且電荷存儲層帶正電時，可提升晶體管結(jié)構(gòu)的導(dǎo)通電流或降低晶體管結(jié)構(gòu)的導(dǎo)通電阻。在一些實(shí)施例中，當(dāng)晶體管結(jié)構(gòu)為p型金屬氧化物半導(dǎo)體(p-type?metal?oxide?semiconductor，pmos)晶體管結(jié)構(gòu)且電荷存儲層帶負(fù)電時，可提升晶體管結(jié)構(gòu)的導(dǎo)通電流或降低晶體管結(jié)構(gòu)的導(dǎo)通電阻。在一些實(shí)施例中，當(dāng)晶體管結(jié)構(gòu)為pmos晶體管結(jié)構(gòu)且電荷存儲層帶正電時，可提升晶體管結(jié)構(gòu)的擊穿電壓。如此一來，可通過電荷存儲層來提升晶體管結(jié)構(gòu)的電性表現(xiàn)。另一方面，晶體管結(jié)構(gòu)可在具有較高的擊穿電壓與具有較高的導(dǎo)通電流之間進(jìn)行切換。

23、為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實(shí)施例，并配合所附的附圖作詳細(xì)說明如下。

技術(shù)特征：

1.一種晶體管結(jié)構(gòu)，包括：

2.如權(quán)利要求1所述的晶體管結(jié)構(gòu)，還包括：

3.如權(quán)利要求1所述的晶體管結(jié)構(gòu)，其中所述電荷存儲層直接接觸所述基底。

4.如權(quán)利要求1所述的晶體管結(jié)構(gòu)，其中所述電荷存儲層的材料包括電荷捕捉材料或浮置柵極材料。

5.如權(quán)利要求4所述的晶體管結(jié)構(gòu)，其中所述電荷捕捉材料包括氮化硅或高介電常數(shù)介電材料。

6.如權(quán)利要求4所述的晶體管結(jié)構(gòu)，其中所述浮置柵極材料包括摻雜多晶硅、未摻雜多晶硅或其組合。

7.如權(quán)利要求1所述的晶體管結(jié)構(gòu)，其中所述柵極結(jié)構(gòu)包括：

8.如權(quán)利要求1所述的晶體管結(jié)構(gòu)，其中所述場板位于所述柵極結(jié)構(gòu)與所述第二摻雜區(qū)之間的所述基底上。

9.如權(quán)利要求1所述的晶體管結(jié)構(gòu)，其中所述場板的材料包括銅或鋁。

10.如權(quán)利要求1所述的晶體管結(jié)構(gòu)，其中部分所述飄移區(qū)位于所述柵極結(jié)構(gòu)的正下方。

11.如權(quán)利要求1所述的晶體管結(jié)構(gòu)，其中所述飄移區(qū)連接于所述第二摻雜區(qū)。

12.如權(quán)利要求1所述的晶體管結(jié)構(gòu)，還包括：

13.如權(quán)利要求12所述的晶體管結(jié)構(gòu)，其中所述主體區(qū)連接于所述第一摻雜區(qū)。

14.如權(quán)利要求12所述的晶體管結(jié)構(gòu)，其中所述第一摻雜區(qū)具有第一導(dǎo)電型，且所述主體區(qū)具有第二導(dǎo)電型。

15.如權(quán)利要求1所述的晶體管結(jié)構(gòu)，還包括：

16.如權(quán)利要求15所述的晶體管結(jié)構(gòu)，其中所述第二阱區(qū)連接于所述第一阱區(qū)。

17.如權(quán)利要求15所述的晶體管結(jié)構(gòu)，其中所述第一阱區(qū)與所述第二阱區(qū)的界面位于所述場板與所述第二摻雜區(qū)之間的所述基底中。

18.如權(quán)利要求15所述的晶體管結(jié)構(gòu)，還包括：

19.如權(quán)利要求18所述的晶體管結(jié)構(gòu)，其中所述第一摻雜區(qū)、所述第二摻雜區(qū)、所述飄移區(qū)、所述第二阱區(qū)與所述第三阱區(qū)具有第一導(dǎo)電型，且所述第一阱區(qū)具有第二導(dǎo)電型。

20.如權(quán)利要求1所述的晶體管結(jié)構(gòu)，還包括：

技術(shù)總結(jié)
本發(fā)明公開一種晶體管結(jié)構(gòu)，包括基底、柵極結(jié)構(gòu)、第一摻雜區(qū)、第二摻雜區(qū)、飄移區(qū)、場板、電荷存儲層與第一介電層。柵極結(jié)構(gòu)位于基底上。第一摻雜區(qū)與第二摻雜區(qū)位于柵極結(jié)構(gòu)的兩側(cè)的基底中。飄移區(qū)位于柵極結(jié)構(gòu)與第二摻雜區(qū)之間的基底中。場板位于飄移區(qū)上方的基底上。電荷存儲層位于場板與飄移區(qū)之間。第一介電層位于場板與電荷存儲層之間。

技術(shù)研發(fā)人員：張日謙
受保護(hù)的技術(shù)使用者：力晶積成電子制造股份有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/1/9