本發(fā)明屬于可編程邏輯器件的技術(shù)領(lǐng)域，涉及一種查找表結(jié)構(gòu)，尤其是一種小面積高速的六輸入查找表結(jié)構(gòu)。

背景技術(shù)：

基于查找表(Look-upTable，LUT)的可編程邏輯器件，具有開發(fā)周期短，成本低，風險小，集成度高，靈活性大，且便于電子系統(tǒng)維護和升級，因此成為了數(shù)字芯片的主流，被廣泛應用在通信、控制、視頻、信息處理、消費電子、互聯(lián)網(wǎng)、汽車以及航空航天等諸多領(lǐng)域。

查找表是可編程邏輯器件進行邏輯運算的基石，目前市場主流的查找表結(jié)構(gòu)以六輸入查找表為主。一個可編程邏輯塊一般包含8個六輸入查找表，以查找表組成的可編程邏輯塊以重復陣列進行排列分布，與其它硬核BRAM，DSP，IO，時鐘組成了可編程邏輯器件，查找表是可編程邏輯器件中規(guī)模最大且最基本的邏輯資源，因此六輸入查找表結(jié)構(gòu)的面積和速度決定著整個可編程邏輯器件的面積和速度。隨著用戶應用數(shù)據(jù)的增大，處理能力的增強，芯片器件需求的邏輯門單元數(shù)增多，芯片面積越來越大，面積直接衡量著成本，面積越大，芯片本身成本越高，同樣用戶的成本也增高。

查找表的基本結(jié)構(gòu)是采用二選一的復用器組成的一種樹形結(jié)構(gòu)，查找表樹形結(jié)構(gòu)的最后一級是單個二選一的復用器，前面每一級復用器的數(shù)量依次遞增，都是后一級的兩倍，第一級MUX用于接收存儲單元SRAM中的值，實現(xiàn)一個n輸入的查找表需要2n個SRAM存儲單元。根據(jù)查找表的基本原理，通過ABCDEF六個不同信號的組合作為選擇地址控制信號，選擇已經(jīng)配置完成的SRAM<63:0>值，即可以實現(xiàn)ABCDEF六個信號的任意組合邏輯函數(shù)，并通過O6輸出。圖1所示的結(jié)構(gòu)為目前主流的六輸入查找表結(jié)構(gòu)圖，包括七級邏輯單元，均采用CMOS傳輸門實現(xiàn)，從圖1可以看出，第一、二、三級傳輸門的數(shù)量最多，占據(jù)了整個六輸入查找表絕大部分面積，且該結(jié)構(gòu)的所有輸入控制信號A，B，C，D，E，F(xiàn)均采用電源域1(powerdomain1)的普通電源VCC1。因此，需設計一種小面積高速的六輸入查找表結(jié)構(gòu)，使可編程邏輯器件從百萬門級進入千萬門級，仍保持具有較小的面積和較高的頻率，具有非常重要的意義。

技術(shù)實現(xiàn)要素：

本發(fā)明要解決的技術(shù)問題是克服現(xiàn)有的缺陷，提供一種小面積高速的六輸入查找表結(jié)構(gòu)，該結(jié)構(gòu)在性能上得到了很大的改善，面積縮小了接近一半，且速度更快，頻率更高。

為了解決上述技術(shù)問題，本發(fā)明提供了如下的技術(shù)方案：

本發(fā)明一種小面積高速的六輸入查找表結(jié)構(gòu)，包括七級邏輯門單元，從第一級邏輯單元至第七級邏輯單元依次連接，同一級邏輯單元位于同一列，其中后三級均是CMOS傳輸門單元，前三級均是NMOS傳輸門單元，第四級是由第一PMOS單元和第一反相器單元組成的電平恢復單元，還包括用于接收輸入控制信號A，B，C的第二反相器單元，第三反相器單元和用于接收輸入控制信號D，E，F(xiàn)的第四反相器單元。

進一步地，第一級的第一NMOS傳輸門單元，第二級的第二NMOS傳輸門單元和第三級的第三NMOS傳輸門單元均采用超低閾值ULVTNMOS傳輸管。

進一步地，第一反相器單元的下拉管采用超低閾值ULVTNMOS傳輸管。

進一步地，第二反向器單元和第三反相器單元采用電源域2(power domain2)的電源VCC2，輸入控制信號D，E，F(xiàn)仍使用電源域1(power domain1)的普通電源VCC1。

本發(fā)明的有益效果：

1、對六輸入查找表結(jié)構(gòu)中前三級采用NMOS傳輸門單元取代傳統(tǒng)的CMOS傳輸門單元，使得六輸入查找表結(jié)構(gòu)的面積減小接近一半，同時查找表的輸入控制信號A，B，C信號的負載減小一半，減小了版圖的布線負擔。

2、對NMOS傳輸門單元采用超低閾值ULVTNMOS傳輸管，同時采用高速的電平恢復單元以及具有更高高電平邏輯的電源域2的地址信號單元，不僅彌補了NMOS傳輸導致的高電平閾值損耗，而且比CMOS傳輸門的傳播速度更快，頻率更高。

3、本發(fā)明的六輸入查找表結(jié)構(gòu)在性能上得到了很大改善，節(jié)約了芯片成本。

附圖說明

圖1為傳統(tǒng)的六輸入查找表結(jié)構(gòu)示意圖；

圖2為本發(fā)明的一種小面積高速的六輸入查找表結(jié)構(gòu)示意圖；

圖3為本發(fā)明的一種小面積高速的六輸入查找表結(jié)構(gòu)的邏輯框圖；

圖4為第一反相器單元的內(nèi)部結(jié)構(gòu)示意圖。

其中：1-第一NMOS傳輸門單元、2-第二NMOS傳輸門單元、3-第三NMOS傳輸門單元、4-第一PMOS單元、5-第一反相器單元、6-第一CMOS傳輸門單元、7-第二CMOS傳輸門單元、8-第三CMOS傳輸門單元、9-第二反相器單元、10-第三反相器單元、11-第四反相器單元。

具體實施方式

下面結(jié)合具體附圖和實施例對本發(fā)明作進一步說明。

如圖2所示，一種小面積高速的六輸入查找表結(jié)構(gòu)，包括七級邏輯單元，同一級邏輯單元位于同一列，第一級是第一NMOS傳輸門單元1，第二級是第二NMOS傳輸門單元2、第三級是第三NMOS傳輸門單元3，第四級是第一PMOS單元4和第一反相器單元5，第五級是第一CMOS傳輸門單元6，第六級是第二CMOS傳輸門單元7，第七級是第三CMOS傳輸門單元8，還包括用于接收輸入控制信號A，B，C的第二反相器單元9，第三反相器單元10和用于接收輸入控制信號D，E，F(xiàn)的第四反相器單元11。

第一NMOS傳輸門單元1，每兩個作為一組，控制信號分別為A1和AN，輸入端與存儲值SRAM<63:0>連接，輸出端與第二NMOS傳輸門單元2的輸入端連接；第二NMOS傳輸門單元2，每兩個作為一組，控制信號分別為B1和BN，輸出端與第三NMOS傳輸門單元3的輸入端連接；第三NMOS傳輸門單元3，每兩個作為一組，控制信號分別為C1和CN，輸出端與第一PMOS單元4和第一反相器單元5的輸入端連接，第一PMOS單元4和第一反相器單元5的輸出端與第一CMOS傳輸門單元6的輸入端連接；第一CMOS傳輸門單元6，每兩個作為一組，控制信號分別為D和DN，輸出端與第二CMOS傳輸門單元7的輸入端連接；第二CMOS傳輸門單元7，每兩個作為一組，控制信號分別為E和EN，輸出端與第三CMOS傳輸門單元8的輸入端連接；第三CMOS傳輸門單元8，共包含兩個傳輸門單元，控制信號分別為F和FN，輸出端為六輸入查找表的輸出O6，六輸入查找表的結(jié)構(gòu)邏輯框圖如圖3所示。

對第一、二、三級邏輯單元采用圖2中所示的NMOS傳輸門單元，整個查找表結(jié)構(gòu)面積縮小接近一半，同時圖1中A，B，C，AN，BN，CN信號的負載減小了一半，減小了版圖的布線負擔，并且可以利用第四級邏輯單元用于做驅(qū)動的反相器單元，實現(xiàn)電平恢復單元而不增加電路級數(shù)，而對圖2中的后三級，由于器件少，面積小，因此仍采用原CMOS傳輸門單元，從而不增加額外級數(shù)，因此本發(fā)明的六輸入查找表結(jié)構(gòu)是一種半單管NMOS傳輸門單元，半CMOS傳輸門單元的混合結(jié)構(gòu)。

NMOS傳輸門單元在傳輸高電平時具有閾值損耗，導致信號占空比失調(diào)，高電平傳播延時變大，頻率變低，針對這個問題進行了以下三個方面的優(yōu)化：

1.對NMOS傳輸門單元采用超低閾值ULVT NMOS傳輸門，超低閾值ULVT是比普通NMOS管以及低閾值LVT NMOS管具有更低閾值的傳輸管，因此高電平閾值損耗小，且傳播速度更快。

2.采用圖2中的第一PMOS單元4和第一反相器單元5組成的結(jié)構(gòu)，進行電平恢復，第一反相器單元由一個PMOS和一個NMOS組成，如圖4所示，對第一反相器單元5中的下拉管選擇超低閾值ULVTNMOS傳輸管，增強電平恢復能力和速度。

3.對圖2中用于接收輸入控制信號A，B，C的第二反向器單元9和第三反相器單元10采用電源域2的電源VCC2，電源VCC2是具有比普通電源VCC1更高高電平的電源，A，B，C信號在通過電源域2以后信號變成了具有更高高電平的邏輯信號AN，A1，BN，B1，CN和C1，進一步補償了閾值損失，提高了傳播速度。

根據(jù)用戶的需求不同，第一NMOS傳輸門單元1，第二NMOS傳輸門單元2和第三NMOS傳輸門單元3，可以采用不同的器件類型，用戶需求超低功耗，小面積，低頻芯片時，可以采用普通RVT NMOS傳輸管；用戶需求普通功耗，小面積，正常頻率芯片時可以采用低閾值LVT NMOS傳輸管；用戶需求小面積，高頻率的芯片時可以采用超低閾值ULVT NMOS傳輸管，對速度，功耗，面積進行一個折中選擇。

本發(fā)明一種小面積高速的六輸入查找表結(jié)構(gòu)與傳統(tǒng)的結(jié)構(gòu)相比性能得到很大改善：

1.NMOS傳輸門單元針對傳統(tǒng)的CMOS傳輸門單元，面積減小一半，因此整個六輸入查找表結(jié)構(gòu)的面積減小接近一半，從而整個可編程邏輯器件芯片節(jié)省了大量面積，節(jié)約了成本，同時A，B，C信號的負載也減小了一半，減小了版圖的布線負擔。

2.采用超低閾值ULVT NMOS傳輸門單元，采用高速的電平恢復單元以及具有更高高電平邏輯的電源域2的控制信號，不僅彌補了NMOS傳輸導致的高電平閾值損耗，而且傳播速度更快，頻率更高。

本發(fā)明所列舉的實施例，只是用于幫助理解本發(fā)明，不應理解為對本發(fā)明保護范圍的限定，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明思想的前提下，還可以對本發(fā)明進行改進和修飾，這些改進和修飾也落入本發(fā)明權(quán)利要求保護的范圍內(nèi)。