一種模數(shù)轉(zhuǎn)換器的自適應(yīng)校正啟動電路的制作方法
【專利摘要】本發(fā)明實施例公開了一種自適應(yīng)的校正啟動電路，包括信號判別電路、時鐘控制電路、延時電路和輸出電路。信號判別電路對待測信號進(jìn)行判定，并產(chǎn)生相應(yīng)的控制信號來控制延時電路；時鐘控制電路用于產(chǎn)生電路正常工作所需的時鐘信號；延時電路產(chǎn)生被延時過的使能信號并輸出以控制輸出電路；輸出電路在信號判別電路、延時電路的輸出信號和時鐘信號的控制下產(chǎn)生相應(yīng)的校正控制信號并輸出。本發(fā)明實施例的校正啟動電路在待測信號穩(wěn)定后可以實現(xiàn)校正啟動的功能，有效避免了待測信號無效時校正電路也被啟動的情況，待校正電路啟動后則停止工作，從而節(jié)省了功耗，同時，還具有二次校正的功能。
【專利說明】一種模數(shù)轉(zhuǎn)換器的自適應(yīng)校正啟動電路
[0001]

【技術(shù)領(lǐng)域】
[0002]本發(fā)明涉及模數(shù)轉(zhuǎn)換器【技術(shù)領(lǐng)域】，尤其是涉及一種模數(shù)轉(zhuǎn)換器的自適應(yīng)校正啟動電路。
[0003]

【背景技術(shù)】
[0004]模數(shù)轉(zhuǎn)換器(ADC)是模擬信號向數(shù)字信號轉(zhuǎn)換的橋梁，在混合信號系統(tǒng)中起著非常重要的作用。盡管自然界的實際物理信號都是模擬信號，但是當(dāng)前大多數(shù)的信號處理和信號存儲都在數(shù)字領(lǐng)域?qū)崿F(xiàn)。隨著CMOS集成電路制造工藝的迅速發(fā)展，數(shù)字信號處理技術(shù)的功能更加復(fù)雜化和多樣化。作為模擬世界與數(shù)字領(lǐng)域之間的接口，數(shù)字信號處理技術(shù)對ADC性能要求越來越高，高性能ADC已經(jīng)成為現(xiàn)代信號處理系統(tǒng)中不可缺少的一部分。
[0005]為了解決在深亞微米甚至納米CMOS工藝下ADC設(shè)計的困難，提高集成電路尺寸的持續(xù)可縮小性，近年來研究者提出了各種各樣的方案。例如Brooks提出了基于過零原理的電路，摒棄了對電壓信號放大的操作，而采用將電壓信號轉(zhuǎn)換到電流域，再對電流信號進(jìn)行放大的方案。另外Krishna提出的電流模式的ADC采用了電流相減技術(shù)來替代傳統(tǒng)的電壓運算放大器等。這些方法在電流域或時間域處理模擬信號，去除了供電電壓和可用信號擺幅的降低對信號SNR (信噪比)造成的不利影響，但是通常會以犧牲電路的其他性能指標(biāo)為代價，例如芯片面積、帶寬或者功耗。
[0006]考慮到工藝演進(jìn)對數(shù)字電路帶來的持續(xù)優(yōu)勢和混合信號電路發(fā)展的趨勢，一種使用數(shù)字信號處理方法來補償或者校正CMOS工藝下模擬電路的缺陷、提高電路性能的技術(shù)得到了廣泛關(guān)注和快速發(fā)展。這就是所謂的數(shù)字校正技術(shù)。這種技術(shù)可以突破芯片工藝條件和電路設(shè)計水平的限制，使用DSP由電路中非確定性因素引起的制造過程中的失配(如電容大小誤差)、諧波失真(如放大器的非線性)等，從而提高了 ADC的精度和線性度。
[0007]而在數(shù)字校正技術(shù)中，校正啟動電路具有舉足輕重的作用。校正啟動電路主要是在接收到模擬信號后進(jìn)行一定的處理，并產(chǎn)生相應(yīng)的校正使能信號。但是現(xiàn)有技術(shù)中的校正啟動電路總是具有一些不足，有些啟動電路判別依據(jù)不合理，以至于出現(xiàn)無效信號到來時，校正電路也被啟動的情況；有些啟動電路在校正電路正常工作后還一直處在工作狀態(tài)，從而浪費了功耗；有些啟動電路雖然在校正電路正常工作后不會在工作，節(jié)省了功耗，但是在電路需要再次校正時，無法正常啟動二次校正功能。
[0008]


【發(fā)明內(nèi)容】

[0009]本發(fā)明的目的之一是提供一種能夠在待測信號穩(wěn)定以后才啟動校正電路的校正啟動電路。
[0010]本發(fā)明的目的之一是提供一種能夠在校正電路正常工作后停止工作的校正啟動電路。
[0011]本發(fā)明公開的技術(shù)方案包括:
提供了一種模數(shù)轉(zhuǎn)換器的自適應(yīng)校正啟動電路，其特征在于，包括:信號判別電路10，所述信號判別電路10接收待測信號、對待測信號進(jìn)行判定并基于判定結(jié)果產(chǎn)生第一控制信號EN，并且將電源電壓的模擬電平轉(zhuǎn)換為數(shù)字電平；時鐘控制電路20，所述時鐘控制電路20產(chǎn)生時鐘控制信號CK ;延時電路30，所述延時電路30接收所述第一控制信號EN和所述時鐘控制信號CK，并將所述第一控制信號EN延時至少一個周期，輸出延時第一控制信號EN_delay ;輸出電路40，所述輸出電路根據(jù)所述延時第一控制信號EN_delay、所述時鐘控制信號CK和所述第一控制信號EN產(chǎn)生校正控制信號Cali_EN和第一輸出信號On ;其中所述時鐘控制電路20基于所述校正控制信號Cali_EN、所述第一輸出信號On和時鐘信號elk產(chǎn)生所述時鐘控制信號CK。
[0012]本發(fā)明的一個實施例中，所述信號判別電路10包括第一與非門101、反相器102和電平轉(zhuǎn)換電路103，其中:所述第一與非門101的第一輸入端連接到所述待測信號test，所述第一與非門101的輸出端連接到所述反相器102的輸入端；所述反相器102的輸出端連接到所述電平轉(zhuǎn)換電路103的輸入端，所述電平轉(zhuǎn)換電路103的輸出端輸出所述第一控制信號EN。
[0013]本發(fā)明的一個實施例中，所述時鐘控制電路20包括第二與非門201和第一與門202，其中:所述第二與非門201的第一輸入端連接到所述校正控制信號Cali_EN，所述第二與非門201的第二輸入端連接到所述第一輸出信號On，所述第二與非門201的輸出端連接到所述第一與門202的第二輸入端；所述第一與門202的第一輸入端連接到所述時鐘信號elk,所述第一與門202的輸出端輸出所述時鐘控制信號CK。
[0014]本發(fā)明的一個實施例中，所述延時電路30包括延時單元電路301，所述延時單元電路301的第一輸入端連接到所述時鐘控制信號CK，所述延時單元電路301的使能輸入端連接到所述第一控制信號EN。
[0015]本發(fā)明的一個實施例中，所述輸出電路40包括第二與門401和D觸發(fā)器403，其中:所述第二與門401的第一輸入端連接到所述延時第一控制信號EN_delay，所述第二與門401的第二輸入端連接到所述第一控制信號EN，所述第二與門401的輸出端輸出所述第一輸出信號On并且連接到所述D觸發(fā)器403的第一輸入端RST ;所述D觸發(fā)器403的第二輸入端CLK連接到所述時鐘控制信號CK，所述D觸發(fā)器403的輸出端輸出所述校正控制信號 Cali_EN。
[0016]本發(fā)明實施例的校正啟動電路在待測信號穩(wěn)定后可以實現(xiàn)校正啟動的功能，有效避免了待測信號無效時校正電路也被啟動的情況，待校正電路啟動后則停止工作，可以節(jié)省功耗，同時，還具有二次校正的功能。
[0017]

【專利附圖】

【附圖說明】
[0018]圖1是本發(fā)明一個實施例的模數(shù)轉(zhuǎn)換器的自適應(yīng)校正啟動電路的結(jié)構(gòu)框圖示意圖。
[0019]圖2是本發(fā)明一個實施例的信號判別電路的結(jié)構(gòu)示意圖。
[0020]圖3是本發(fā)明一個實施例的時鐘控制電路的結(jié)構(gòu)示意圖。
[0021]圖4是本發(fā)明一個實施例的延時電路的結(jié)構(gòu)示意圖。
[0022]圖5是本發(fā)明一個實施例的輸出電路的結(jié)構(gòu)示意圖。
[0023]

【具體實施方式】
[0024]下面將結(jié)合附圖詳細(xì)說明本發(fā)明的實施例的模數(shù)轉(zhuǎn)換器的自適應(yīng)校正啟動電路的具體結(jié)構(gòu)。
[0025]如圖1所不,本發(fā)明的一個實施例中，一種模數(shù)轉(zhuǎn)換器的自適應(yīng)校正啟動電路包括信號判別電路10、時鐘控制電路20、延時電路30和輸出電路40。
[0026]信號判別電路10接收待測信號test、對該待測信號test進(jìn)行判定并基于判定結(jié)果產(chǎn)生第一控制信號EN。此外，信號判別電路10還將電源電壓的模擬電平轉(zhuǎn)換為數(shù)字電平。
[0027]時鐘控制電路20連接到輸出電路40上，并接收輸出電路40產(chǎn)生的校正控制信號Cali_EN和第一輸出信號On (下文中詳述)。時鐘控制電路20還接收時鐘信號elk。
[0028]時鐘控制電路20基于該校正控制信號Cali_EN、第一輸出信號On和時鐘信號elk產(chǎn)生時鐘控制信號CK。
[0029]延時電路30連接到時鐘控制電路20和信號判別電路10，接收前述的第一控制信號EN和時鐘控制信號CK，并將第一控制信號EN延時至少一個周期，從而輸出延時第一控制信號 EN_delay。
[0030]輸出電路40連接到信號判別電路10、時鐘控制電路20和延時電路30，分別從其接收前述的第一控制信號EN、時鐘控制信號CK和延時第一控制信號EN_delay。輸出電路40根據(jù)該延時第一控制信號EN_delay、時鐘控制信號CK和第一控制信號EN產(chǎn)生校正控制信號Cali_EN和第一輸出信號On。該校正控制信號Cali_EN用于控制模數(shù)轉(zhuǎn)換器的校正功倉泛。
[0031]可見，本發(fā)明的實施例中，輸出電路40輸出校正控制信號Cali_EN是由信號判別電路10產(chǎn)生的第一控制信號EN和延時電路30產(chǎn)生的被延時過了的延時第一控制信號EN_delay共同控制的，因此有效地避免了無效的待測信號到來時校正電路被啟動的現(xiàn)象。
[0032]如圖2所示，本發(fā)明的一個實施例中，信號判別電路10可以包括第一與非門101、反相器102和電平轉(zhuǎn)換電路103。
[0033]第一與非門101的第一輸入端連接到待測信號test,第一與非門101的輸出端tinB連接到反相器102的輸入端。
[0034]反相器102的輸出端tin連接到電平轉(zhuǎn)換電路103的輸入端，電平轉(zhuǎn)換電路103
的輸出端輸出第一控制信號EN。
[0035]如圖3所示，本發(fā)明的一個實施例中，時鐘控制電路20可以包括第二與非門201和第一與門202。
[0036]第二與非門201的第一輸入端連接到校正控制信號Cali_EN，第二與非門201的第二輸入端連接到輸出電路40輸出的第一輸出信號On,第二與非門201的輸出端連接到第一與門202的第二輸入端。
[0037]第一與門202的第一輸入端連接到時鐘信號clk，第一與門202的輸出端輸出時鐘控制信號CK。
[0038]本實施例中，當(dāng)信號Cali_EN和On中有低電平時，輸入的時鐘信號elk通過時鐘控制信號CK被輸出；當(dāng)信號Cali_EN和On均為高電平時，時鐘控制信號CK為低電平，輸入時鐘信號elk無法被傳輸，延時電路30和輸出電路40都被關(guān)閉，從而節(jié)省了功耗。
[0039]如圖4所示,本發(fā)明的一個實施例中，延時電路30可以包括延時單元電路301,延時單元電路301的第一輸入端連接到時鐘控制信號CK，延時單元電路301的使能輸入端連接到第一控制信號EN。
[0040]如圖5所不,本發(fā)明的一個實施例中，輸出電路40包括第二與門401和D觸發(fā)器403。
[0041]第二與門401的第一輸入端連接到前述的延時第一控制信號EN_delay，第二與門401的第二輸入端連接到第一控制信號EN，第二與門401的輸出端輸出第一輸出信號On并且連接到D觸發(fā)器403的第一輸入端RST。
[0042]D觸發(fā)器403的第二輸入端CLK連接到時鐘控制信號CK，D觸發(fā)器403的輸出端輸出校正控制信號Cali_EN。
[0043]此外，D觸發(fā)器403的輸入端CLR和D接數(shù)字電源DVDD，輸入端DB接數(shù)字地DGND。
[0044]本發(fā)明的一個實施例中，該自適應(yīng)校正啟動電路的工作原理如下文所述。
[0045](I)當(dāng)test〈VQ (V0為設(shè)定好的參考電位)時，在信號判別電路中，反相器102的輸出tin為低電平，電平轉(zhuǎn)換電路103的輸出EN為低電平，同時電平轉(zhuǎn)換電路103將電源電壓從模擬5V轉(zhuǎn)化到數(shù)字3.3V ;在時鐘控制電路20中，由于在校正電路啟動以前Cali_EN始終為低電平，故第二與非門201的輸出端為高電平，第一與門202的輸出CK=clk，輸入的時鐘信號elk通過時鐘控制信號CK被輸出；在延時電路301中，由于使能端EN (即可以控制信號EN)為低電平，故延時單元電路301的輸出EN_delay為低電平；在輸出電路40中，由于EN和EN_delay均為低電平，故第二與門401的輸出On為低電平，與此同時，D觸發(fā)器403的輸出Cali_EN為低電平，校正電路無法啟動。
[0046](2)當(dāng)test由小到大逐漸增大到和V。相等時，在信號判別電路10中，反相器102的輸出tin為高電平，電平轉(zhuǎn)換電路103的輸出EN為高電平，同時電平轉(zhuǎn)換電路103將電源電壓從模擬5V轉(zhuǎn)化到數(shù)字3.3V ;在時鐘控制電路20中，由于在校正電路啟動以前Cali_EN始終為低電平，故第二與非門201的輸出端為高電平，第一與門202的輸出CK=clk，輸入時鐘信號elk通過時鐘控制信號CK被輸出；在延時電路30中，雖然此時使能端EN為高電平，但由于延時單元電路301傳輸?shù)氖铅?(η為所設(shè)定的延時周期數(shù))個時鐘周期以前的第一控制信號ΕΝ，故其輸出En_delay仍為低電平；在輸出電路40中，由于EN為高電平、EN_delay為低電平，故第二與門401的輸出On為低電平，與此同時，D觸發(fā)器403的輸出Cali_EN為低電平，校正電路無法啟動。在該電路中，只有當(dāng)信號判別電，10輸出的使能信號(第一控制信號)EN和延時電路30輸出的被延時過的使能信號(延時第一控制信號)EN_delay同時為高電平時整個電路輸出的校正啟動信號Cali_EN才能為高電平，校正電路才能被啟動，因此避免了無效的test信號(如出現(xiàn)一個尖峰脈沖)被輸入時校正電路被啟動的現(xiàn)象。
[0047](3)當(dāng)test穩(wěn)定在大于V。的狀態(tài)時，在信號判別電路10中，反相器102的輸出tin為高電平，電平轉(zhuǎn)換電路103的輸出EN為高電平，同時電平轉(zhuǎn)換電路將電源電壓從模擬5V轉(zhuǎn)化到數(shù)字3.3V ;在時鐘控制電路20中，由于在校正電路啟動以前Cali_EN始終為低電平，故第二與非門201的輸出端為高電平，第一與門202的輸出CK=clk，輸入時鐘信號elk通過時鐘控制信號CK被輸出；在延時電路30中，由于使能端EN為高電平，雖然延時單元電路301傳輸?shù)氖铅莻€時鐘周期以前的使能信號，但由于電路已經(jīng)穩(wěn)定，即η個時鐘前EN也為高電平，故其輸出EN_delay為高電平；在輸出電路40中，由于EN和EN_delay均為高電平，故第二與門401的輸出On為高電平，與此同時，D觸發(fā)器403的輸出Cali_EN為高電平，校正電路可以被啟動了。
[0048](4)當(dāng)Cali_En為高電平、校正電路啟動后，test仍保持大于Vtl的狀態(tài)，在信號判別電路10中，反相器102的輸出tin為高電平，電平轉(zhuǎn)換電路103的輸出EN為高電平，同時電平轉(zhuǎn)換電路將電源電壓從模擬5V轉(zhuǎn)化到數(shù)字3.3V ;在時鐘控制電路20中，由于Cali_EN和On信號均為高電平，故第二與非門201的輸出端為低電平，第一與門202的輸出CK為低電平，時鐘信號elk無法被傳輸，于是后面的延時電路和輸出電路都被關(guān)閉，從而節(jié)省了功耗。
[0049](5)在校正電路正常啟動后，若待測信號test又減小到小于Vtl，則校正電路被關(guān)閉了，需要二次啟動校正電路。此時校正啟動電路可以重復(fù)(I廣(4)所述的工作，進(jìn)行二次校正。因此該電路具有很好的靈活性。
[0050]本發(fā)明的實施例中，校正啟動電路在待測信號穩(wěn)定后才可以實現(xiàn)校正啟動的功能，有效避免了待測信號無效時校正電路也被啟動的情況；待校正電路啟動后則停止工作，從而節(jié)省了功耗，同時，當(dāng)需要二次啟動校正電路時，該校正啟動電路還具有二次校正的功倉泛。
[0051]以上通過具體的實施例對本發(fā)明進(jìn)行了說明，但本發(fā)明并不限于這些具體的實施例。本領(lǐng)域技術(shù)人員應(yīng)該明白，還可以對本發(fā)明做各種修改、等同替換、變化等等，這些變換只要未背離本發(fā)明的精神，都應(yīng)在本發(fā)明的保護(hù)范圍之內(nèi)。此外，以上多處所述的“一個實施例”表示不同的實施例，當(dāng)然也可以將其全部或部分結(jié)合在一個實施例中。
【權(quán)利要求】
1.一種模數(shù)轉(zhuǎn)換器的自適應(yīng)校正啟動電路,其特征在于,包括: 信號判別電路(10)，所述信號判別電路(10)接收待測信號、對待測信號進(jìn)行判定并基于判定結(jié)果產(chǎn)生第一控制信號(EN)，并且將電源電壓的模擬電平轉(zhuǎn)換為數(shù)字電平； 時鐘控制電路(20 )，所述時鐘控制電路(20 )產(chǎn)生時鐘控制信號(CK); 延時電路(30)，所述延時電路(30)接收所述第一控制信號(EN)和所述時鐘控制信號(CK)，并將所述第一控制信號(EN)延時至少一個周期，輸出延時第一控制信號(EN_delay)； 輸出電路(40),所述輸出電路根據(jù)所述延時第一控制信號(EN_delay)、所述時鐘控制信號(CK)和所述第一控制信號(EN)產(chǎn)生校正控制信號(Cali_EN)和第一輸出信號(On)； 其中所述時鐘控制電路(20)基于所述校正控制信號(Cali_EN)、所述第一輸出信號(On)和時鐘信號(elk)產(chǎn)生所述時鐘控制信號(CK)。
2.如權(quán)利要求1所述的電路，其特征在于:所述信號判別電路(10)包括第一與非門(101)、反相器(102)和電平轉(zhuǎn)換電路(103)，其中: 所述第一與非門(101)的第一輸入端連接到所述待測信號(test)，所述第一與非門(101)的輸出端連接到所述反相器(102)的輸入端； 所述反相器(102)的輸出端連接到所述電平轉(zhuǎn)換電路(103)的輸入端，所述電平轉(zhuǎn)換電路(103)的輸出端輸出所述第一控制信號(EN)。
3.如權(quán)利要求1或者2所述的電路，其特征在于:所述時鐘控制電路(20)包括第二與非門(201)和第一與門(202)，其中: 所述第二與非門(201)的第一輸入端連接到所述校正控制信號(Cali_EN)，所述第二與非門(201)的第二輸入端連接到所述第一輸出信號(On),所述第二與非門(201)的輸出端連接到所述第一與門(202)的第二輸入端； 所述第一與門(202)的第一輸入端連接到所述時鐘信號(clk)，所述第一與門(202)的輸出端輸出所述時鐘控制信號(CK)。
4.如權(quán)利要求1至3中任意一項所述的電路，其特征在于:所述延時電路(30)包括延時單元電路(301)，所述延時單元電路(301)的第一輸入端連接到所述時鐘控制信號(CK)，所述延時單元電路(301)的使能輸入端連接到所述第一控制信號(EN)。
5.如權(quán)利要求1至4中任意一項所述的電路，其特征在于:所述輸出電路(40)包括第二與門(401)和D觸發(fā)器(403)，其中: 所述第二與門(401)的第一輸入端連接到所述延時第一控制信號(EN_delay)，所述第二與門(401)的第二輸入端連接到所述第一控制信號(EN)，所述第二與門(401)的輸出端輸出所述第一輸出信號(On)并且連接到所述D觸發(fā)器(403)的第一輸入端(RST)； 所述D觸發(fā)器(403)的第二輸入端(CLK)連接到所述時鐘控制信號(CK)，所述D觸發(fā)器(403 )的輸出端輸出所述校正控制信號(Cal i_EN)。
【文檔編號】H03M1/10GK104270149SQ201410485217
【公開日】2015年1月7日 申請日期:2014年9月22日 優(yōu)先權(quán)日:2014年9月22日
【發(fā)明者】呂堅, 闕隆成, 張壤勻, 牛潤梅, 周云 申請人:電子科技大學(xué)