專(zhuān)利名稱(chēng)：一種上電復(fù)位電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種上電復(fù)位電路，特別涉及起拉電壓和復(fù)位時(shí)間可控的上電復(fù)位電路。
背景技術(shù)：
目前，傳統(tǒng)的上電復(fù)位電路通常由延時(shí)電路和脈沖產(chǎn)生電路組成?，F(xiàn)在參考圖1，該圖示出了傳統(tǒng)的上電復(fù)位電路結(jié)構(gòu)。一般采取RC電路控制上電復(fù)位電路的延時(shí)。但是因?yàn)榇穗娐分袥](méi)有器件限制電容2的充電時(shí)間，如果電源的上電時(shí)間遠(yuǎn)遠(yuǎn)大于RC充電時(shí)間時(shí)，上電復(fù)位信號(hào)的起拉電壓不能保證足夠高,復(fù)位時(shí)間不確定,從而不能正確初始化內(nèi)部電路。參考圖2，該圖示出了改進(jìn)過(guò)的上電復(fù)位電路結(jié)構(gòu)。這種“充電箝位”上電復(fù)位電路，采用N個(gè)MOS管組成的“充電箝位”電路來(lái)提高起拉電平高度，但是由于級(jí)聯(lián)結(jié)構(gòu)的NMOS晶體管4，5，6需要電源電壓高于N倍閾值電壓，所以這種電路結(jié)構(gòu)不適合低電源電壓芯片。參考圖3，該圖示出了另一種簡(jiǎn)單的上電復(fù)位電路結(jié)構(gòu)，包括脈沖產(chǎn)生模塊24和施密特電路25，通過(guò)施密特電路25給脈沖信號(hào)整形，輸出復(fù)位信號(hào)。但是由于施密特的翻轉(zhuǎn)電壓與P管、N管的閾值電壓密切相關(guān)，且脈沖寬度和高度對(duì)復(fù)位電路的要求較高，在各種工藝角和溫度的情況下，施密特電路很有可能不進(jìn)行翻轉(zhuǎn)，導(dǎo)致復(fù)位不理想甚至失敗。

實(shí)用新型內(nèi)容為了解決上述技術(shù)問(wèn)題，本實(shí)用新型提供一種起拉電壓和復(fù)位時(shí)間可控的上電復(fù)位電路。本實(shí)用新型解決上述問(wèn)題的技術(shù)方案是:一種上電復(fù)位電路，包括脈沖產(chǎn)生模塊、延時(shí)整形模塊和正反饋模塊，其特征在于:所述脈沖產(chǎn)生模塊包括:第一 NMOS管、第二 NMOS管，所述第一 NMOS管的柵極與第二 NMOS管的柵極連接，源極接低電源，漏極與第一反相器的輸入端連接，所述第二 NMOS管的源極接低電源；第一 PMOS管，所述第一 PMOS管的柵極與第一反相器的輸出端連接，其源極接地，漏極與所述第二 NMOS管的漏極連接；所述正反饋模塊包括:第二 PMOS管、第三PMOS管，所述第二 PMOS管的柵極與第三PMOS管的柵極連接，其源極接地，漏極與第一 NMOS管的漏極相連，所述第三PMOS管的源極接地，漏極與第二反相器的輸入端連接；第三反相器，其輸入端接低電源，輸出端與第二PMOS管的柵極相連；與非門(mén)，其有兩個(gè)輸入端，一個(gè)輸入端連接所述第二反相器的輸出端，另一個(gè)輸入端連接所述第三反相器的輸出端，其輸出端與第四反相器的輸入端連接；第三NMOS管、第四NMOS管，第三NMOS管的柵極與第四NMOS管的柵極相連，其源極接低電源，漏極與第一反相器的輸入端連接，第四NMOS管的柵極連接第四反相器的輸出端，其源極接低電源，漏極連接第二反相器的輸入端；所述延時(shí)整形模塊包括:第二反相器、第五反相器、第六反相器，所述第二反相器、第五反相器、第六反相器依次串接，第二反相器的輸入端與第一 PMOS管的漏極相連；第一電容，其一端連接第二反相器的輸入端，另一端與第四PMOS管的漏極連接，所述第四PMOS管的源極接地，柵極與第五PMOS管的柵極連接，所述第五PMOS管的源極接地，漏極與第四PMOS管的漏極連接；第二電容，其一端接低電源，另一端連接所述第一 PMOS管的柵極；第三電容，其一端接地，另一端連接所述第一 NMOS管的漏極；第四電容，其一端接低電源，另一端與所述第一 NMOS管的柵極連接；第五電容，其一端接低電源，另一端與所述第二 PMOS管的柵極連接；第六電容，其一端接低電源，另一端與所述第三NMOS管的柵極連接；第七電容，其一端接低電源，另一端與第二反相器的輸出端連接。上述上電復(fù)位電路還包括第六PMOS管、第七PMOS管和第五NMOS管，所述第六PMOS管的源極接地，其柵極和漏極與第七PMOS管的源極連接，所述第七PMOS管柵極與第五NMOS管的柵極相連，第七PMOS管的漏極與第五NMOS管的漏極相連，第五NMOS管的源極接低電源。本實(shí)用新型的有益效果在于:本實(shí)用新型設(shè)有第一反相器，第一 NMOS管的漏極電壓達(dá)到第一反相器的翻轉(zhuǎn)電平，則第一反相器進(jìn)行翻轉(zhuǎn)，第一 PMOS管的柵極電壓從低電平變成高電平，從而第一 PMOS管變成截止?fàn)顟B(tài)，第一 PMOS管的漏極電壓從高轉(zhuǎn)為低，并通過(guò)第二反相器、第五反相器、第六反相器輸出復(fù)位信號(hào)，通過(guò)調(diào)節(jié)第一反相器的翻轉(zhuǎn)電壓就可以設(shè)置復(fù)位電路的起拉電壓，電路中電容的大小可以設(shè)置復(fù)位電路的復(fù)位時(shí)間。

圖1為傳統(tǒng)的上電復(fù)位電路結(jié)構(gòu)示意圖。圖2為改進(jìn)過(guò)的上電復(fù)位電路結(jié)構(gòu)示意圖。圖3為簡(jiǎn)單的脈沖加施密特電路的上電復(fù)位電路結(jié)構(gòu)示意圖。圖4為新型的上電復(fù)位電路結(jié)構(gòu)示意圖。
具體實(shí)施方式
以下結(jié)合附圖和實(shí)施例對(duì)本實(shí)用新型作進(jìn)一步的說(shuō)明。圖1為傳統(tǒng)的上電復(fù)位電路。電源電壓開(kāi)始上升通過(guò)PMOS管I給電容2充電，此時(shí)反相器3輸出的復(fù)位信號(hào)為低電平，當(dāng)電容上的電壓達(dá)到第二級(jí)反相器的閾值電壓的時(shí)候，反相器輸出高電平，復(fù)位結(jié)束。圖2為改進(jìn)的上電復(fù)位電路。隨著NMOS管6，NMOS管5，NMOS管4依次導(dǎo)通后，NMOS管7導(dǎo)通，通過(guò)電容8對(duì)B點(diǎn)充電。當(dāng)B點(diǎn)的電壓達(dá)到反相器9的翻轉(zhuǎn)電壓后，反相器輸出高電平，復(fù)位結(jié)束。圖3為改進(jìn)的另一種上電復(fù)位電路結(jié)構(gòu)。包括脈沖發(fā)生器24、施密特觸發(fā)器25以及反相器22、反相器23。脈沖發(fā)生器24為經(jīng)典的脈沖發(fā)生電路，其左端的PMOS管10、PM0S管11柵極接地充當(dāng)電阻，下面的NMOS管12源漏極接地充當(dāng)電容，右端的PMOS管15源漏極接VDD充當(dāng)電容，下面的兩個(gè)NMOS管13、NM0S管14的柵極接C點(diǎn)，充當(dāng)電阻。當(dāng)VDD開(kāi)始上電的時(shí)候，通過(guò)等效電阻電容給C點(diǎn)充電，同時(shí)VDD通過(guò)等效電容給D點(diǎn)充電，在VDD較小時(shí)D點(diǎn)的電壓逐漸升高。當(dāng)VDD較大使得C點(diǎn)充電電壓達(dá)到右邊NMOS管的閾值的時(shí)候，NMOS管導(dǎo)通，D點(diǎn)通過(guò)電阻放電。D點(diǎn)的電壓在整個(gè)工作工程中先上升后下降，形成一個(gè)脈沖。MOS管16，MOS管17，MOS管18，MOS管19，MOS管20，MOS管21組成施密特觸發(fā)器電路。D點(diǎn)的脈沖信號(hào)通過(guò)施密特電路25形成具有復(fù)位時(shí)間的復(fù)位脈沖信號(hào)，施密特電路的翻轉(zhuǎn)電壓控制復(fù)位時(shí)間。施密特的輸出信號(hào)通過(guò)反相器22、反相器23整形輸出。VDD上電初期階段，施密特觸發(fā)器保持初始態(tài)，輸出端提供復(fù)位信號(hào)至內(nèi)部電路，直到D點(diǎn)脈沖電壓到達(dá)翻轉(zhuǎn)電壓后，施密特發(fā)生翻轉(zhuǎn)，上電復(fù)位結(jié)束。圖4為本實(shí)用新型中上電復(fù)位電路結(jié)構(gòu)示意圖。此上電復(fù)位電路結(jié)構(gòu)包括脈沖產(chǎn)生模塊、延時(shí)整形模塊、正反饋模塊。所述脈沖產(chǎn)生模塊包括:第一 NMOS管37、第二 NMOS管39，所述第一 NMOS管37的柵極與第二 NMOS管39的柵極連接，源極接低電源，漏極與第一反相器34的輸入端連接，所述第二 NMOS管39的源極接低電源；第一 PMOS管32，所述第一 PMOS管32的柵極與第一反相器34的輸出端連接，其源極接地，漏極與所述第二 NMOS管39的漏極連接；所述正反饋模塊包括:第二 PMOS管36、第三PMOS管41，所述第二 PMOS管36的柵極與第三PMOS管41的柵極連接，其源極接地，漏極與第一 NMOS管37的漏極相連，所述第三PMOS管41的源極接地，漏極與第二反相器49的輸入端連接；第三反相器48，其輸入端接低電源，輸出端與第二 PMOS管36的柵極相連；與非門(mén)46,其有兩個(gè)輸入端，一個(gè)輸入端連接所述第二反相器49的輸出端，另一個(gè)輸入端連接所述第三反相器48的輸出端，其輸出端與第四反相器45的輸入端連接；第三NMOS管42、第四NMOS管44，第三NMOS管42的柵極與第四NMOS管44的柵極相連，其源極接低電源，漏極與第一反相器34的輸入端連接，第四NMOS管44的柵極連接第四反相器45的輸出端，其源極接低電源，漏極連接第二反相器49的輸入端；所述延時(shí)整形模塊包括:第二反相器49、第五反相器50、第六反相器51，所述第二反相器49、第五反相器50、第六反相器51依次串接，第二反相器49的輸入端與第一 PMOS管32的漏極相連；第一電容30,其一端連接第二反相器49的輸入端,另一端與第四PMOS管29的漏極連接，所述第四PMOS管29的源極接地，柵極與第五PMOS管31的柵極連接，所述第五PMOS管31的源極接地，漏極與第四PMOS管29的漏極連接；第二電容33，其一端接低電源，另一端連接所述第一 PMOS管32的柵極；第三電容35，其一端接地，另一端連接所述第一 NMOS管37的漏極；第四電容38，其一端接低電源，另一端與所述第一 NMOS管37的柵極連接；第五電容40，其一端接低電源，另一端與所述第二 PMOS管36的柵極連接；第六電容43，其一端接低電源，另一端與所述第三NMOS管42的柵極連接；第七電容47，其一端接低電源，另一端與第二反相器49的輸出端連接。圖4中還包括第六PMOS管26、第七PMOS管27和第五NMOS管28，所述第六PMOS管26的源極接地，其柵極和漏極與第七PMOS管27的源極連接，所述第七PMOS管27柵極與第五NMOS管28的柵極相連，第七PMOS管27的漏極與第五NMOS管28的漏極相連，第五NMOS管28的源極接低電源。復(fù)位電路的高低電源電壓分別為地和低電源。低電源電壓上電后，第一 NMOS管37，第二 NMOS管39工作在亞閾值區(qū)，處于導(dǎo)通狀態(tài)，第一 NMOS管37的漏極電壓E尾隨低電源從OV開(kāi)始下降，第三電容35的大小影響E點(diǎn)電壓的下降時(shí)間。E點(diǎn)電壓下降達(dá)到第一反相器34的翻轉(zhuǎn)電平時(shí)，第一 PMOS管32的柵極電壓F從低電平變成高電平，第二電容33的大小影響G點(diǎn)電壓的變化速度。F電壓的變化促使第一 PMOS管32在第一反相器34翻轉(zhuǎn)后，從導(dǎo)通狀態(tài)變?yōu)榻刂範(fàn)顟B(tài)，第一 PMOS管32的漏極電壓G從高轉(zhuǎn)為低，產(chǎn)生脈沖信號(hào)。第一電容30影響了 G點(diǎn)的變化趨勢(shì)。G點(diǎn)電壓通過(guò)第二反相器49、第五反相器50、第六反相器51整形輸出復(fù)位信號(hào)。第二反相器49、第五反相器50、第六反相器51和電路中的電容共同構(gòu)成整形延時(shí)模塊。低電源通過(guò)第三反相器48反相后的高電平電壓和第五電容40同時(shí)控制第二 PMOS管36，第三PMOS管41的柵極。設(shè)置合適電容值，在低電源上電過(guò)程中，第二 PMOS管36、第三PMOS管41先導(dǎo)通，最終截止。第三PMOS管41的漏極電壓影響G點(diǎn)的變化趨勢(shì)。復(fù)位成功時(shí)，G點(diǎn)輸出的低電平通過(guò)第二反相器49輸出高電平，同時(shí)和低電源通過(guò)第二反相器49輸出的高電平經(jīng)與非門(mén)46輸出低電平，最后通過(guò)第四反相器45輸出高電平控制第三NMOS管42、第四NMOS管44的導(dǎo)通，使G點(diǎn)輸出低電平的趨勢(shì)加強(qiáng)。這部分電路結(jié)構(gòu)形成正反饋電路，加強(qiáng)整個(gè)復(fù)位動(dòng)作的穩(wěn)定性。電路如果需要獲得較長(zhǎng)的復(fù)位時(shí)間，可以調(diào)節(jié)第一反相器34的翻轉(zhuǎn)電平和對(duì)復(fù)位時(shí)間影響較大的電容。由于E點(diǎn)電壓隨低電源的變化而變化，E點(diǎn)電壓達(dá)到第一反相器34翻轉(zhuǎn)電平以后，第一反相器34進(jìn)行翻轉(zhuǎn)，復(fù)位信號(hào)慢慢結(jié)束，所以可以設(shè)置較低的翻轉(zhuǎn)電平，在低電源電壓達(dá)到一個(gè)合適的范圍之后結(jié)束復(fù)位，同時(shí)電容也在一定程度內(nèi)影響整個(gè)復(fù)位電路的起拉電平的范圍。以上上電復(fù)位電路結(jié)構(gòu)僅僅是示例性的，本領(lǐng)域的技術(shù)人員現(xiàn)在可以意識(shí)到，根據(jù)前面的描述，可以將此實(shí)用新型用于任意需要上電復(fù)位的芯片中，實(shí)際上，可將此實(shí)用新型用于任意需要復(fù)位的數(shù)字電路或者模擬電路中。
權(quán)利要求1.一種上電復(fù)位電路，包括脈沖產(chǎn)生模塊、延時(shí)整形模塊和正反饋模塊，其特征在于:所述脈沖產(chǎn)生模塊包括:第一 NMOS管(37)、第二 NMOS管(39)，所述第一 NMOS管(37)的柵極與第二 NMOS管(39)的柵極連接，源極接低電源，漏極與第一反相器(34)的輸入端連接，所述第二 NMOS管(39)的源極接低電源；第一 PMOS管(32)，所述第一 PMOS管(32)的柵極與第一反相器(34)的輸出端連接，其源極接地，漏極與所述第二 NMOS管(39)的漏極連接； 所述正反饋模塊包括:第二 PMOS管(36)、第三PMOS管(41)，所述第二 PMOS管(36)的柵極與第三PMOS管(41)的柵極連接，其源極接地，漏極與第一 NMOS管(37)的漏極相連，所述第三PMOS管(41)的源極接地，漏極與第二反相器(49)的輸入端連接；第三反相器(48)，其輸入端接低電源，輸出端與第二 PMOS管(36)的柵極相連；與非門(mén)(46)，其有兩個(gè)輸入端，一個(gè)輸入端連接所述第二反相器(49)的輸出端，另一個(gè)輸入端連接所述第三反相器(48)的輸出端，其輸出端與第四反相器(45)的輸入端連接；第三NMOS管(42)、第四NMOS管(44)，第三NMOS管(42)的柵極與第四NMOS管(44)的柵極相連，其源極接低電源，漏極與第一反相器(34)的輸入端連接，第四NMOS管(44)的柵極連接第四反相器(45)的輸出端，其源極接低電源，漏極連接第二反相器(49)的輸入端； 所述延時(shí)整形模塊包括:第二反相器(49)、第五反相器(50)、第六反相器(51)，所述第二反相器(49)、第五反相器(50)、第六反相器(51)依次串接，第二反相器(49)的輸入端與第一 PMOS管(32)的漏極相連；第一電容(30),其一端連接第二反相器(49)的輸入端,另一端與第四PMOS管(29)的漏極連接，所述第四PMOS管(29)的源極接地，柵極與第五PMOS管(31)的柵極連接，所述第五PMOS管(31)的源極接地，漏極與第四PMOS管(29)的漏極連接；第二電容(33)，其一端接低電源，另一端連接所述第一 PMOS管(32)的柵極；第三電容(35)，其一端接地，另一端連接所述第一 NMOS管(37)的漏極；第四電容(38)，其一端接低電源，另一端與所述第一 NMOS管(37)的柵極連接；第五電容(40)，其一端接低電源，另一端與所述第二 PMOS管(36)的柵極連接；第六電容(43)，其一端接低電源，另一端與所述第三NMOS管(42)的柵極連接；第七電容(47)，其一端接低電源，另一端與第二反相器(49)的輸出端連接。
2.如權(quán)利要求1所述的上電復(fù)位電路，其特征在于:還包括第六PMOS管(26)、第七PMOS管(27)和第五NMOS管(28)，所述第六PMOS管(26)的源極接地，其柵極和漏極與第七PMOS管(27 )的源極連接，所述第七PMOS管(27 )柵極與第五NMOS管(28 )的柵極相連，第七PMOS管(27)的漏極與第五NMOS管(28)的漏極相連，第五NMOS管(28)的源極接低電源。
專(zhuān)利摘要本實(shí)用新型公開(kāi)了一種上電復(fù)位電路，包括脈沖產(chǎn)生模塊、延時(shí)整形模塊和正反饋模塊，所述脈沖產(chǎn)生模塊通過(guò)低電源上電和反相器翻轉(zhuǎn)產(chǎn)生脈沖信號(hào)，所述整形延時(shí)模塊通過(guò)級(jí)聯(lián)反相器整形和電容延時(shí)，所述正反饋模塊通過(guò)復(fù)位信號(hào)自身反饋加強(qiáng)復(fù)位動(dòng)作的穩(wěn)定性。本實(shí)用新型設(shè)有第一反相器，第一NMOS管的漏極電壓達(dá)到第一反相器的翻轉(zhuǎn)電平，則第一反相器進(jìn)行翻轉(zhuǎn)，第一PMOS管的柵極電壓從低電平變成高電平，從而第一PMOS管變成截止?fàn)顟B(tài)，第一PMOS管的漏極電壓從高轉(zhuǎn)為低，并通過(guò)第二反相器、第五反相器、第六反相器輸出復(fù)位信號(hào)，通過(guò)調(diào)節(jié)第一反相器的翻轉(zhuǎn)電壓就可以設(shè)置復(fù)位電路的起拉電壓，電路中電容的大小可以設(shè)置復(fù)位電路的復(fù)位時(shí)間。
文檔編號(hào)H03K17/22GK203166853SQ201320183889
公開(kāi)日2013年8月28日 申請(qǐng)日期2013年4月13日 優(yōu)先權(quán)日2013年4月13日
發(fā)明者金湘亮, 彭偉娣 申請(qǐng)人:湘潭大學(xué)