一種基于神經(jīng)元mos管的差分型雙邊沿觸發(fā)器設(shè)計(jì)的制作方法
【專利摘要】本發(fā)明公開了一種基于神經(jīng)元MOS管的差分型雙邊沿觸發(fā)器設(shè)計(jì)，包括差分結(jié)構(gòu)的主觸發(fā)器1、主觸發(fā)器2和一個(gè)差分結(jié)構(gòu)的從觸發(fā)器；所述主觸發(fā)器1由構(gòu)成差分結(jié)構(gòu)的PMOS管m3和PMOS管m4，三輸入n型浮柵MOS管m1和三輸入n型浮柵MOS管m2構(gòu)成；所述主觸發(fā)器2由構(gòu)成差分結(jié)構(gòu)的PMOS管m7和PMOS管m8，三輸入n型浮柵MOS管m5和三輸入n型浮柵MOS管m6構(gòu)成；所述從觸發(fā)器由構(gòu)成差分結(jié)構(gòu)的PMOS管m9和PMOS管m10，三輸入n型浮柵MOS管m11，三輸入n型浮柵MOS管m12，三輸入n型浮柵MOS管m13和三輸入n型浮柵MOS管m14，反相器INV1和反相器INV2構(gòu)成。本發(fā)明的有益效果是：具有互補(bǔ)輸出、低功耗、簡單的結(jié)構(gòu)等優(yōu)點(diǎn)，簡化了下拉網(wǎng)絡(luò)結(jié)構(gòu)，從而進(jìn)一步減小了電路的功耗。
【專利說明】一種基于神經(jīng)元MOS管的差分型雙邊沿觸發(fā)器設(shè)計(jì)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種差分型雙邊沿觸發(fā)器設(shè)計(jì)，更具體說，它涉及一種基于神經(jīng)元MOS管的差分型雙邊沿觸發(fā)器設(shè)計(jì)。
【背景技術(shù)】
[0002]觸發(fā)器是數(shù)字集成電路中基本的構(gòu)件，它們決定著包括功耗、延遲、面積、可靠性等電路的性能。在所有的觸發(fā)器中，差分結(jié)構(gòu)的觸發(fā)器由于具有互補(bǔ)輸出、低功耗、簡單的結(jié)構(gòu)等優(yōu)點(diǎn)，因此應(yīng)用比較廣泛。差分觸發(fā)器能夠起到放大器的作用，因此它們能夠在低擺幅電壓信號(hào)下很好的工作。它們還能夠在觸發(fā)器中建立各種邏輯功能來降低測序開銷。
[0003]雙邊沿觸發(fā)器在時(shí)鐘信號(hào)上升邊沿和下降邊沿都能夠?qū)斎胄盘?hào)取樣，從而更新輸出狀態(tài)。因此，在保持原有數(shù)據(jù)處理頻率的條件下，使用雙邊沿觸發(fā)器可以使時(shí)鐘信號(hào)的頻率減半，從而減少了時(shí)鐘網(wǎng)絡(luò)的動(dòng)態(tài)功耗。但現(xiàn)有技術(shù)的雙邊沿觸發(fā)器電路結(jié)構(gòu)復(fù)雜，功耗不理想，功能不靈活。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的是克服現(xiàn)有技術(shù)中的不足，提供一種結(jié)構(gòu)合理，功耗低，控制靈活的基于神經(jīng)元MOS管的差分型雙邊沿觸發(fā)器設(shè)計(jì)。
[0005]這種基于神經(jīng)元MOS管的差分型雙邊沿觸發(fā)器設(shè)計(jì)，包括差分結(jié)構(gòu)的主觸發(fā)器1、主觸發(fā)器2和一個(gè)差分結(jié)構(gòu)的從觸發(fā)器；所述主觸發(fā)器I由構(gòu)成差分結(jié)構(gòu)的PMOS管m3和PMOS管m4，三輸入η型浮柵MOS管ml和三輸入η型浮柵MOS管m2構(gòu)成；所述主觸發(fā)器2由構(gòu)成差分結(jié)構(gòu)的PMOS管m7和PMOS管m8，三輸入η型浮柵MOS管m5和三輸入η型浮柵MOS管m6構(gòu)成；所述從觸發(fā)器由構(gòu)成差分結(jié)構(gòu)的PMOS管m9和PMOS管mlO，三輸入η型浮柵MOS管ml I，三輸入η型浮柵MOS管ml2，三輸入η型浮柵MOS管ml3和三輸入η型浮柵MOS管ml4，反相器INVl和反相器INV2構(gòu)成；
[0006]所述PMOS管m3、m4、m7、m8、m9和mlO的源級(jí)接工作電壓VDD，所述三輸入η型浮柵MOS管ml、m2、m5、m6的源級(jí)和一個(gè)輸入端都接地，所述三輸入η型浮柵MOS管mll、ml2、ml3、ml4的源級(jí)接地；
[0007]所述主觸發(fā)器I中構(gòu)成差分結(jié)構(gòu)的兩個(gè)PMOS管m3和m4的漏極分別與兩個(gè)三輸入η型浮柵MOS管ml和m2的漏極連接，并且產(chǎn)生主觸發(fā)器I的輸出萬和xl ;所述主觸發(fā)器2中構(gòu)成差分結(jié)構(gòu)的兩個(gè)PMOS管m7和m8的漏極分別與兩個(gè)三輸入η型浮柵MOS管m5和m6的漏極連接，并且產(chǎn)生主觸發(fā)器2的輸出萬和x2 ;
[0008]所述主觸發(fā)器I的輸出xl和萬分別連接從觸發(fā)器中的三輸入η型浮柵MOS管mil
和ml4的一個(gè)輸入端，所述主觸發(fā)器2的輸出x2和分別連接從觸發(fā)器中的三輸入η型浮柵MOS管ml2和ml3的一個(gè)輸入端；
[0009]所述從觸發(fā)器中構(gòu)成差分結(jié)構(gòu)的兩個(gè)PMOS管m9和mlO的漏極分別與兩個(gè)三輸入η型浮柵MOS管mil和ml2、ml3和ml4的漏極連接，并通過兩個(gè)反相器INVl和INV2連接到輸出端；
[0010]在elk上升沿時(shí),所述主觸發(fā)器I的輸出Xl和xl通過mil和ml4傳輸?shù)捷敵觯鲋饔|發(fā)器2的輸出x2和j <輸入D決定；在elk下降沿時(shí)，所述主觸發(fā)器2的輸出χ2和Z通過ml2和ml3傳輸?shù)捷敵觯鲋饔|發(fā)器I的輸出xl和萬受輸入D決定。S和R分別實(shí)現(xiàn)觸發(fā)器的異步置位和異步清零功能。
[0011]本發(fā)明的有益效果是:電路利用了神經(jīng)元MOS管所具有的閾值易于控制這一自然屬性，無需增加特別的電路，僅需通過在η型浮柵MOS管中增加一個(gè)輸入端就可以方便的控制電路的開關(guān)。差分結(jié)構(gòu)的觸發(fā)器由于具有互補(bǔ)輸出、低功耗、簡單的結(jié)構(gòu)等優(yōu)點(diǎn)，而運(yùn)用η型浮柵MOS管下拉網(wǎng)絡(luò)代替了傳統(tǒng)的差分型觸發(fā)器中的nMOS邏輯電路，簡化了下拉網(wǎng)絡(luò)結(jié)構(gòu)，從而進(jìn)一步減小了電路的功耗。而通過浮柵MOS管的運(yùn)用，觸發(fā)器中的置位端和復(fù)位端可以很方便的實(shí)現(xiàn)。雙邊沿觸發(fā)器在時(shí)鐘信號(hào)上升邊沿和下降邊沿都能夠?qū)斎胄盘?hào)取樣，提高了時(shí)鐘信號(hào)的效率，減少了時(shí)鐘網(wǎng)絡(luò)的動(dòng)態(tài)功耗。異步置位和異步清零端的加入使得觸發(fā)器的功能更加靈活。
【專利附圖】

【附圖說明】
[0012]圖1是η型和P型 多輸入浮柵MOS管符號(hào)和電容模型；
[0013]圖2是本發(fā)明的電路原理圖；
[0014]圖3是本發(fā)明實(shí)施例的一種封裝連接電路；
[0015]圖4是在25MHz時(shí)鐘頻率下圖3所示電路的瞬態(tài)功能仿真特性圖，橫坐標(biāo)為時(shí)間，單位是ns，縱坐標(biāo)為電壓，單位是V。
【具體實(shí)施方式】
[0016]下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明做進(jìn)一步描述。雖然本發(fā)明將結(jié)合較佳實(shí)施例進(jìn)行描述，但應(yīng)知道，并不表示本發(fā)明限制在所述實(shí)施例中。相反，本發(fā)明將涵蓋可包含在有附后權(quán)利要求書限定的本發(fā)明的范圍內(nèi)的替換物、改進(jìn)型和等同物。
[0017]多輸入浮柵MOS管是近年來提出的一種具有功能性強(qiáng)、閾值控制靈活等特點(diǎn)的新型器件，人們已在模擬、數(shù)字和神經(jīng)網(wǎng)絡(luò)等多個(gè)領(lǐng)域?qū)λ膽?yīng)用開展了深入研究。這種器件的加工工藝與標(biāo)準(zhǔn)的雙層多晶硅CMOS工藝完全兼容，它的符號(hào)表示及其電容模型如圖1所示。它具有多個(gè)輸入柵極和一個(gè)浮柵極，其中浮柵由第一層多晶硅形成，多個(gè)輸入控制柵則由第二層多晶硅形成。輸入端與浮柵之間通過電容實(shí)現(xiàn)耦合。圖1中Vf表示浮柵上的電
壓，Vtl為襯底電壓，Vp V2、......、Vn為輸入信號(hào)電壓。Ctl是浮柵與襯底之間的稱合電容,它
主要由柵氧化層電容Cm構(gòu)成，Cp C2、……、Cn為各個(gè)輸入柵與浮柵之間的耦合電容。圖1中D和S分別表示漏極和源極。浮柵上的凈電荷Qf由下式給出:
[0018]Qi=YjCi(Vv-Vi) = V^C1-YciVi
i=0/=0 /=O ,Cl)
[0019]對(duì)于η溝道浮柵MOS管，襯底接地，因此Vtl=O15假設(shè)浮柵上的初始電荷為零，根據(jù)電荷守恒定律，由上式可得:
【權(quán)利要求】
1.一種基于神經(jīng)元MOS管的差分型雙邊沿觸發(fā)器設(shè)計(jì)，其特征在于:包括差分結(jié)構(gòu)的主觸發(fā)器1、主觸發(fā)器2和一個(gè)差分結(jié)構(gòu)的從觸發(fā)器；所述主觸發(fā)器I由構(gòu)成差分結(jié)構(gòu)的PMOS管m3和PMOS管m4，三輸入η型浮柵MOS管ml和三輸入η型浮柵MOS管m2構(gòu)成；所述主觸發(fā)器2由構(gòu)成差分結(jié)構(gòu)的PMOS管m7和PMOS管m8，三輸入η型浮柵MOS管m5和三輸入η型浮柵MOS管m6構(gòu)成；所述從觸發(fā)器由構(gòu)成差分結(jié)構(gòu)的PMOS管m9和PMOS管mlO，三輸入η型浮柵MOS管mil，三輸入η型浮柵MOS管ml2，三輸入η型浮柵MOS管ml3和三輸入η型浮柵MOS管ml4，反相器INVl和反相器INV2構(gòu)成； 所述PMOS管m3、m4、m7、m8、m9和mlO的源級(jí)接工作電壓VDD，所述三輸入η型浮柵MOS管ml、m2、m5、m6的源級(jí)和一個(gè)輸入端都接地，所述三輸入η型浮柵MOS管mil、ml2、ml3、ml4的源級(jí)接地； 所述主觸發(fā)器I中構(gòu)成差分結(jié)構(gòu)的兩個(gè)PMOS管m3和m4的漏極分別與兩個(gè)三輸入η型浮柵MOS管ml和m2的漏極連接，并且產(chǎn)生主觸發(fā)器I的輸出萬和xl ;所述主觸發(fā)器2中構(gòu)成差分結(jié)構(gòu)的兩個(gè)PMOS管m7和m8的漏極分別與兩個(gè)三輸入η型浮柵MOS管m5和m6的漏極連接，并且產(chǎn)生主觸發(fā)器2的輸出TI和x2 ； 所述主觸發(fā)器I的輸出xl和H分別連接從觸發(fā)器中的三輸入η型浮柵MOS管mil和ml4的一個(gè)輸入端，所述主觸發(fā)器2的輸出x2和Τ?分別連接從觸發(fā)器中的三輸入η型浮柵MOS管ml2和ml3的一個(gè)輸入端； 所述從觸發(fā)器中構(gòu)成差分結(jié)構(gòu)的兩個(gè)PMOS管m9和mlO的漏極分別與兩個(gè)三輸入η型浮柵MOS管mil和ml2、ml3和ml4的漏極連接，并通過兩個(gè)反相器INVl和INV2連接到輸出端； 在Clk上升沿時(shí)，所述主觸發(fā)器I的輸出Xl和TI通過ml I和ml4傳輸?shù)捷敵觯鲋饔|發(fā)器2的輸出x2和受輸入D決定；在elk下降沿時(shí)，所述主觸發(fā)器2的輸出x2和?通過ml2和ml3傳輸?shù)捷敵觯鲋饔|發(fā)器I的輸出xl和萬受輸入D決定。S和R分別實(shí)現(xiàn)觸發(fā)器的異步置位和異步清零功能。
【文檔編號(hào)】H03K3/012GK103716014SQ201310648953
【公開日】2014年4月9日 申請(qǐng)日期:2013年12月4日 優(yōu)先權(quán)日:2013年12月4日
【發(fā)明者】杭國強(qiáng), 胡曉慧, 楊旸, 章丹艷, 周選昌, 尤肖虎 申請(qǐng)人:浙江大學(xué)城市學(xué)院