一種把ecl邏輯電平轉化為mos邏輯電平的bicmos電路的制作方法
【專利摘要】一種把ECL邏輯電平轉化為MOS邏輯電平的BICMOS電路，轉化電路用于把第一邏輯電平范圍轉化為第二邏輯電平范圍，就像通常涉及到把ECL階段轉換為CMOS階段。
【專利說明】—種把ECL邏輯電平轉化為MOS邏輯電平的BICMOS電路
【技術領域】:
[0001]本發(fā)明涉及到一個轉換電路，用于在不同的邏輯電平間轉換。特別地，本發(fā)明涉及到一個轉換電路，該電路有關于發(fā)射極耦合邏輯(ECL)電路，用于在邏輯電平間轉換，該邏輯電平與互補金屬氧化物半導體(CMOS)電路有關。更具體地，本發(fā)明涉及到一個轉換電路，該電路產(chǎn)生一個參考電壓，提供最小的延遲給ECL到CMOS的邏輯電平轉換。
【背景技術】:
[0002]在電路快速擴展的領域，利用了雙極型晶體管和MOS晶體管它們可取的特性，在不同的邏輯電平電壓范圍之間提供平穩(wěn)和快速的轉換是必須的，該電壓范圍與兩個晶體管有關。特別地，雙極型晶體管，眾所周知的是，它在邏輯高電平和邏輯低電平之間具有快速開關速度，它同樣消耗功率到一個范圍，它們不能在電路設計中唯一地使用。另一方面，MOS晶體管消耗很小的功率。因此，許多MOS晶體管可在小面積里使用而很少考慮過熱。但是，關于在邏輯高電平和低電平之間的轉換，MOS晶體管比雙極型晶體管慢的多。轉換速度的差異與邏輯電平“波動”的差異有關，這種波動與兩個晶體管的類型有關。特別地，MOS晶體管從軌對軌電壓水平波動，而雙極型晶體管邏輯電平波動大約少一個數(shù)量級。
[0003]為了利用雙極型晶體管的開關轉換速度和MOS晶體管的低功耗，經(jīng)常在同一芯片上結合兩種類型，來形成眾所周知的BICMOS電路。在這個組合中，必須面對與兩個晶體管類型相關的邏輯電平波動中的差異，以便解決這個差異造成的問題。典型地，雙極型晶體管外部耦合，也就是，連接到一個外部的電源軌道，該晶體管它的邏輯高電平和低電平之間的波動只有大約0.8V，而一個內(nèi)部耦合的雙極型晶體管，即沒有直接連接到高電勢或低電勢電源軌道，可以有低至200毫伏的邏輯電平波動。例如一個數(shù)字電路，它的軌對軌電壓差分被設置在0.0V和5.0V之間，將會有一個外部耦合的雙極型晶體管響應大約4.1V的邏輯高電平和大約3.3V的邏輯低電平。換句話說，MOS晶體管的邏輯電平波動基本上等于這個軌對軌電壓差分，或者，對于提供的例子，邏輯高電平將會大約為5.0V,邏輯低電平將會大約為0.0V。進一步地，與MOS晶體管相關的更大的電容，增大了完成該轉換的時間，相比于和雙極型晶體管相關的轉換時間。一個相對更快的轉換電路，ECL設計里有雙極型晶體管，該電路只有大約100-150皮秒的傳播延遲(對一個門)，以及對于輸出緩沖器大約有22mW的平均功耗。一個以MOS晶體管為基礎的電路將會有大約200-400皮秒的傳播延遲(同樣對于單獨的門)，但是平均功耗在微瓦范圍內(nèi)。大多數(shù)情況，MOS器件有更高的溫度和進程依賴，同樣具有負載依賴。但是ECL器件對這樣的變化沒有那么敏感，且是負載依賴的。同樣應該注意到的是，MOS晶體管顯示的功耗是頻率相關的，而ECL的功耗卻不是的。因此，需要明白的是，MOS晶體管工作在相對低頻下，導致了比ECL器件工作有更少的功耗，但是那不是高頻下通常的情況。“交叉”點上，一個晶體管類型比其他涉及到的許多因素，具有更小的耗散，涉及的因素包括，相關負載，器件尺寸及制造。
[0004]當MOS晶體管和雙極型晶體管結合來創(chuàng)造快速轉換，低功耗電路，某些兼容性問題必須解決。也就是，在BICMOS電路，雙極型分支電路可以接收邏輯信號，然后傳遞這些信號給MOS分支電路。問題是雙極型晶體管輸出的邏輯電平，通常不足以轉換一個MOS晶體管，從各自的高到低電壓波動可以看出，如上面所提到的。因此必須提供一個電路，用于把雙極型邏輯電平信號轉換為MOS邏輯電平信號。這可以以一種簡單的改變實現(xiàn)，該改變使用一個轉換分支電路，該電路設計來影響那個轉換。但是，這種轉換器內(nèi)部具有延遲；也就是說，使用這樣補充的分支電路，雙極型和MOS邏輯電平之間的轉換需要時間。之后的問題是產(chǎn)生一個轉換器，該轉換器不會造成傳播時間增大很多。
[0005]在BICMOS電路的領域，一種特定類型的分支電路以更高的頻率使用，這個電路是發(fā)射極耦合邏輯(ECL)。眾所周知，ECL門是非?？斓模饕且驗檫壿嬰娖讲▌雍苄?，還因為ECL電路為了電流模式操作而被偏置，因此確保了晶體管沒有飽和，并且沒有存儲延遲時間。ECL電路同樣被用于轉換器，該轉換器連接BICMOS電路中的兩種類型的電路。當該電路的ECL元件作為一個單端器件運行時，而不是以差模方式運行，由于電壓波動而出現(xiàn)的問題，所有電路的高電勢電源軌道都受制于這個問題。這種敏感性的一個結果就是ECL門過早的轉換。當然，當轉換器區(qū)別地運行，絕對電壓水平的波動比電平波動的差異有小的多的關系。不管如何，顯著關注的其他波動，相關于溫度波動，晶片到晶片以及在相同晶片上的制造變化。
[0006]先前技術的ECL到CMOS轉換器，沒有有效地解決所有提到的各個問題，包括傳播延遲，對電源軌道的敏感性以及溫度波動。圖1中說明的先前技術中的ECL到CMOS轉換器，是一個邏輯電平過渡放大器，它在補充的ECL輸入級和MOS輸出級之間提供轉換，正如1989年9月5號發(fā)給Cornelissen的美國專利號4865159中所描述的。補充的輸入對Ql和Q2，是射極跟隨器晶體管，提供輸出信號給PMOS晶體管QPl，QP2，QP3和QP4。提到的PMOS晶體管的柵級都連接到PMOS晶體管QP5到NMOS晶體管QN5的柵極。NMOS晶體管QN5可以被用來使QP5隔離任何瞬變。有幾個問題與圖1中轉換器的參考階段有關。特別地，參考輸出中使用PMOS晶體管QP5，提供很大的阻抗給轉換，因此，十分可能放慢轉換器的傳播速率。另外，與那個轉換器的使用相關的高阻抗，使用那個單獨參考階段扇出到多個輸出負載階段。同樣，?OS晶體管QN5可以被用作一個隔離器件，不過上述電路將會保持對轉換噪聲的敏感，轉換噪聲在QP5的柵極里。最后，提到的先前技術，未能解決，根據(jù)需要可以“調(diào)整”傳播延遲這個需求。
[0007]因此需要的是，一個ECL到CMOS的轉換電路，它提供:(I)隔絕電源軌道波動，溫度波動，及制造過程的影響；(2)最小的，可選擇的傳播延遲，并有效地隔絕轉換噪聲；(3)能夠通過標準制造技術調(diào)整傳播延遲。進一步地，需要的是一個轉換器，它提供多個轉換(扇出)，使用一個單獨的參考階段。最后，需要的是一個轉換器，該轉換器可以被用于需要轉換的各種各樣的情況，但是不限制鎖相環(huán)和時鐘恢復電路。

【發(fā)明內(nèi)容】
:
[0008]本發(fā)明的一個目的是，提供一個簡`單設計的雙極型到CMOS轉換器電路，具有減小的傳播延遲，且有效的隔絕轉換噪聲。本發(fā)明的進一步目的是提供一個轉換電路，隔絕電源軌道電壓和溫度波動，以及制造變化。本發(fā)明的進一步目的是提供一個本質(zhì)上更一般的轉換器，該轉換器必須被定做來提供一系列傳播延遲時間，用于一組電路類型，包括，但是不限制，鎖相環(huán)和時鐘恢復電路。本發(fā)明的最終目的是提供一個轉換器，它能夠把雙極型電路轉換為多個MOS電路。
[0009]本發(fā)明的技術解決方案:
[0010]本發(fā)明通過一個新穎的設計，解決了先前技術中的問題。這個新穎的ECL到CMOS轉換器依賴于(I)隔離該電路來消除它對電壓，溫度，以及制造波動的敏感性，使用分支電路來為轉換器開發(fā)一個獨立的電流調(diào)節(jié)器；(2)提供一個新穎的分支電路參考階段，它可以根據(jù)特定的轉換器和傳播延遲需求而定制；(3)使用電流鏡技術，所以傳播延遲上的精確控制可以實現(xiàn)。
[0011]具有本發(fā)明特征的轉換器包括三個階段。提到的分支電路參考，提供一個參考電壓給轉換器的輸出級。這個參考階段包括一個MOS參考晶體管，該晶體管具有可變的尺寸和電流水平，并且使用標準制造技術制成。本發(fā)明的MOS參考晶體管被優(yōu)化，來最小化該MOS參考晶體管的寬度，拿出足夠電流來避免使ECL電路進入飽和。在運轉中時，參考階段接收一個輸入電壓，該輸入電壓來自一個獨立的，溫度補償?shù)碾妷盒旁?，以一種類似于用來隔絕轉換器的ECL階段的方式，后面將會描述。這個獨立的電壓信元減小了 ECL到CMOS轉換器對眾所周知問題的敏感性，這些問題由溫度和電源軌道波動，及制造進程變化造成。通常，這個獨立的電壓信元位于相同的芯片，就像要被調(diào)節(jié)的電路那樣。參考MOS晶體管反過來連接到第二參考晶體管，第二參考晶體管輸出一個信號給后面的轉換器分支電路。為了有效地隔絕轉換噪聲，也為了減小參考階段的阻抗，從而能夠為了多個輸出負載而使用單獨的參考階段，第二參考晶體管首選是一個雙極型晶體管。
[0012]正如所有的ECL到CMOS轉換器，本發(fā)明的ECL階段接收一個輸入信號。ECL階段包括第一輸入晶體管和第二輸入晶體管，第二輸入晶體管用來接收第二輸入信號，來補充被第一輸入晶體管接收的輸入信號，眾所周知地，為了建立一個差分ECL電路而不是一個單端型ECL電路。正如參考階段，雖然不是必不可少，但是，使ECL差分電路隔絕電源軌道波動，溫度波動，和制造變化，是滿足需要的。這通過把兩個輸入晶體管的公共發(fā)射極節(jié)點連接到低電勢電源軌道來實現(xiàn)，路徑通過一個恒定電流調(diào)節(jié)器，該恒流調(diào)節(jié)器通常被認為是一個恒流源。電流調(diào)節(jié)器可以是一個“尾部”晶體管，或一個尾部晶體管與一個尾部電阻的組合。對于提到的晶體管的每一個電流調(diào)節(jié)器，它們實現(xiàn)了電路里的隔絕，因為每個都是一個電流源，當特殊晶體管的控制節(jié)點上的電壓水平下降時，電流源提供放電路徑。這是因為，電流調(diào)節(jié)器是單獨地連接到上述的溫度補償電壓信元。特別地，電壓信元是一個獨立的電壓源Vcs，那個電壓源提供基極驅(qū)動電流給尾部晶體管。眾所周知地是，帶隙電壓發(fā)生器，提供相對于GND大約1.32V的輸出電壓，那電壓穩(wěn)定在Vcc± 20mV之內(nèi)，溫度，進程變化實現(xiàn)了這個目的。參考階段可以類似地通過它自己的獨立補償?shù)奈膊烤w管，連接到GND。
[0013]為了完成該轉換器，一個某種形式的MOS晶體管階段是必須的，并且可以是種種類型中的任何一個，提供輸出給ECL輸入級下游的其他電路。在本發(fā)明的優(yōu)選方案，MOS晶體管階段是一個CMOS階段，它有一個第一組補充MOS晶體管。第一 PMOS晶體管的柵極節(jié)點連接到參考階段的第二參考晶體管的輸出，第一 PMOS晶體管的源極節(jié)點連接到ECL階段的第一直通晶體管的發(fā)射極節(jié)點。需要注意的是，為了提供有效的隔絕，第一直通晶體管通過它自己的電流調(diào)節(jié)尾部晶體管分支電路，同樣連接到GND。第一 PMOS晶體管的漏極節(jié)點連接到第一 NMOS晶體管的柵極節(jié)點。第一 NMOS晶體管的漏極節(jié)點和柵極節(jié)點連接在一起。
[0014]CMOS階段還有一個第二組的MOS晶體管。正如第一 PMOS晶體管，第二 PMOS晶體管的柵極節(jié)點連接到第二參考晶體管的輸出。第二 PMOS晶體管的源極節(jié)點連接到ECL階段的第二直通晶體管的發(fā)射極。第二直通晶體管同樣被隔絕，正如提到的那樣。第一 NMOS晶體管的柵極節(jié)點和第二 NMOS晶體管的柵極節(jié)點連接在一起。
[0015]沒有使用與先前技術相關的復雜電路，本發(fā)明使用了電流鏡技術以促進轉換。本發(fā)明CMOS階段的設計，造成了流過第一 PMOS晶體管的電流，流入第一 NMOS晶體管，并且被反映到第二 NMOS晶體管。這個反映，比先前技術更簡單地影響轉換，從而使轉換電路更便宜，且更容易制造和使用。
[0016]電流鏡技術同樣減小了本發(fā)明ECL到CMOS轉換器的傳播延遲。如上所述，ECL電路轉換非?？焖?，所以為了減小傳播延遲，本發(fā)明關注于減小由MOS晶體管造成的延遲。實際上，電流鏡技術減小了工作的MOS晶體管的數(shù)量，從而減小傳播延遲。本發(fā)明具有的進一步新奇獨特的特征是，通過調(diào)整關鍵晶體管的尺寸比，可以設置延遲時間。同樣需要注意的是，本發(fā)明單獨的參考階段可被用來扇出給多個輸出級。另外，本發(fā)明的轉換器可被用于鎖相環(huán)電路，和時鐘恢復電路，其中MOS參考晶體管通過尾部晶體管連接到回路濾波器，而不是連接到獨立的電壓源。這樣，尾部晶體管電流，根據(jù)環(huán)路濾波器的頻率變化的函數(shù)調(diào)制。因此尾部晶體管中的調(diào)制，提供參考階段中傳播延遲的調(diào)整。
[0017]這些新奇的和其他的特征，在回顧優(yōu)選方案和附加權利要求的詳細描述后，將會
變得明顯。
[0018]對比專利文獻:CN1051277A BICMOS電路中的MOS邏輯電路90108612.6，CN1996752A 一個全差分 BICMOS 比較器 200610169721.0
【專利附圖】

【附圖說明】:
[0019]圖1是先前技術的ECL到CMOS轉換器的原理圖。
[0020]圖2是本發(fā)明的ECL到CMOS轉換器的原理圖。
[0021]圖2A是本發(fā)明的簡化原理圖，顯示了參考電壓階段，該階段連接到多個扇出階段。
[0022]圖3是傳播延遲的曲線，該傳播延遲與圖2中的轉換器相關，以本發(fā)明的優(yōu)選方案來描述。
【具體實施方式】:
[0023]本發(fā)明的器件，ECL到CMOS轉換器1，在圖2中被闡明，包括參考電壓階段2，用來開發(fā)一個獨立的電壓參考源給該ECL到CMOS轉換器。需要明白的是，這里描述的轉換器電路也可用于鎖相環(huán)電路，時鐘恢復電路，或其他需要快速轉換器的電路設計中。關于圖2，ECL到CMOS轉換器I的一個ECL輸入級3，包括一個第一輸入晶體管Ql和第二輸入晶體管Q2，第一輸入晶體管Ql在它的控制節(jié)點上接收第一輸入信號IN，第二輸入晶體管Q2在它的控制節(jié)點上接收第二輸入信號INB，第二輸入信號INB補充了第一輸入信號IN。更好地，Ql和Q2分別通過波動電阻RSl和RS2，連接到高電勢電源軌道Vcc。
[0024]雙極型ECL輸入級3進一步包括的部分是，第一射極跟隨器晶體管Q3和第二射極跟隨器Q4，第一射極跟隨器晶體管Q3的控制節(jié)點連接到第一輸入晶體管Ql的集電極節(jié)點，第二射極跟隨器晶體管Q4的控制節(jié)點，連接到第二輸入晶體管Q2的集電極節(jié)點。還包括第一尾部晶體管Q5，它的發(fā)射極節(jié)點通過第一尾部電阻RTl連接到低電勢電源軌道GND，第一尾部晶體管Q5的集電極節(jié)點連接到第一輸入晶體管Ql和第二輸入晶體管Q2的發(fā)射極節(jié)點。第一尾部晶體管Q5，連同第一尾部電阻RT1，充當一個電流調(diào)節(jié)器，該電流調(diào)節(jié)器是為了補充的輸入晶體管對Ql和Q2。需要注意的是，第一射極跟隨器晶體管Q3還通過第二電流調(diào)節(jié)器，Q7，RT3連接到低電勢電源軌道GND，第二射極跟隨器晶體管Q4通過第三電流調(diào)節(jié)器，Q6，RT2連接到GND。
[0025]為了促成給本發(fā)明的ECL到CMOS轉換器I提供有效的隔絕，第一尾部晶體管Q5的控制節(jié)點連接到一個單獨的帶隙參考電壓源，標志為VK。這個單獨的參考電壓信元，使第一尾部晶體管Q5及其他尾部晶體管保持連接到晶體管，如晶體管Q6或Q7上，每當溫度或電源軌道波動，影響了 ECL到CMOS轉換器I中各個部件的電壓水平時，提供補償給輸入晶體管Ql和Q2。見圖2，第一射極跟隨器晶體管Q3和第二射極跟隨器晶體管Q4還連接到帶隙參考電壓源，該電壓源可以是著名的帶隙電壓發(fā)生器，比如Widler信元。
[0026]操作時，射極跟隨器階段包含晶體管Q3和Q4，分別把來自晶體管Ql和Q2電壓水平，移入ECL到CMOS轉換器I的CMOS輸出級4，電平轉換足夠使ECL輸出相當于CMOS輸入需求。圖2中的電路，CMOS輸出級包括第一互補對晶體管，QPl和QN1，第一 PMOS晶體管QPl的源極連接到第二射極跟隨器晶體管Q4的輸出，第二互補對晶體管QP2和QN2，第二PMOS晶體管QP2連接到第一射極跟隨器晶體管Q3的輸出。當然，正如大多數(shù)CMOS晶體管對，晶體管QPl和QNl的漏極節(jié)點連接在一起，同樣的還有晶體管QP2和QN2的漏極節(jié)點。
[0027]由射極跟隨器晶體管Q3和Q4分別提供給第二 PMOS晶體管QP2和第一 PMOS晶體管QPl的信號，依賴于高電勢電源軌道Vrc的電壓水平，以及晶體管Ql和Q2的邏輯高(H)和邏輯低(L)輸入之間的波動。例如，IN為H，輸入INB是L，那么Ql導通，Q2斷開，所以晶體管Q4的控制節(jié)點基本上在電壓水平\c上，晶體管Q3的控制節(jié)點基本上在Vcc減去H和L之間的差分后的電壓水平。對于標準的外部連接的雙極型晶體管，這個電壓差分VSWINe，通常設置約為0.8V，對于內(nèi)部連接的雙極型晶體管，那個電壓約為200mV。當然這依賴于Q5確定的尾部電流。因此，在H時，外部連接的晶體管Q3的控制節(jié)點在大約Vrc-0.8V的電壓水平。繼續(xù)圖2中電路的例子，第一 PMOS晶體管QPl的源極節(jié)點電壓水平，將會是V。。減去第二射極跟隨器晶體管Q4的基極發(fā)射極的電壓降，被定義為電壓降VBEQ4，第二 PMOS晶體管QP2的源極節(jié)點將會位于Vcc-Vswiic減去第一射極跟隨器晶體管Q3的基極發(fā)射極電壓降的電壓水平，被定義為電壓降VBEQ3。因此，這波動將會保持不變，就是兩個電壓的絕對值減去Vbhb，一般情況下，假設V.等于Vbeq4。
[0028]當然，為了激活晶體管QPl和QP2，必須提供輸入足夠的電壓水平在這兩個PMOS晶體管的控制節(jié)點，以便導通它們(如果需要的話斷開)。提供參考電壓Vkef給那些控制節(jié)點，在適合MOS晶體管工作下的水平，以與ECL工作相配的轉換速度，這個方法是本發(fā)明的關鍵特征。特別地，Vkef提供在圖2的電路中，通過參考電壓階段2。在本發(fā)明的優(yōu)選方案，參考電壓階段2包括一個參考晶體管QP3，該參考晶體管通過第四電流調(diào)節(jié)器，連接在\c和GND之間，電流調(diào)節(jié)器被定義為Q8，RT4，運行在相同的方式，并且連接到Vcs，像其他電流調(diào)節(jié)晶體管概述。參考晶體管QP3的控制節(jié)點連接到晶體管QP3的漏極節(jié)點，這樣QP3 —直導通，晶體管QP3具有一個源極到漏極電壓降，定義為VSDQP3。參考晶體管QP3的漏極節(jié)點連接到雙極型參考晶體管Q9的控制節(jié)點，晶體管Q9是一個射極跟隨器構型。需要明白的是，晶體管Q9可以根據(jù)需要的尺寸來提供一個電流源，與本發(fā)明的CMOS輸出級4的需求相配。另夕卜，多個晶體管可以被用來執(zhí)行那個電流源的功能。常見的類似電路，第五尾電阻RT5給晶體管Q9提供負載，且連接在晶體管Q9的發(fā)射極和GND之間。如前所述，在這個階段提供的雙極型參考晶體管，減小轉換噪聲敏感度，因為，晶體管Q9發(fā)射極節(jié)點上的任何噪聲波動將會被立即上拉，或下拉遠離該節(jié)點。雙極型晶體管Q9還具有比場效應管低的多的阻抗，因此允許使用單獨的參考電壓階段2來驅(qū)動更多的電流，或?qū)τ诙鄠€扇出負載，見圖2，扇出負載6都代表一個CMOS輸出級，就像CMOS輸出級4。
[0029]晶體管Q9的發(fā)射極也連接到一個或多個控制節(jié)點，至少一個輸入級，包括圖2電路的CMOS輸出級。晶體管Q9兩端的電壓降被定義為VBEQ9。因此，這邊所述的參考電壓階段輸出電壓Vkef等于Vrc-VSDQP3-VBEQ9。需要注意的是。晶體管Q9必須有合適尺寸來提供晶體管QPl和QP2所需的電流路徑，為了最小化來自兩個晶體管源極的噪聲影響。雙極型晶體管設計工作在75微安/每平方微米激活的發(fā)射極區(qū)域，將會提供最佳的電流源給MOS晶體管，MOS晶體管的尺寸如下文所述。當然，晶體管Q9的尺寸可以改變，只要可以避免備用的和過度的電流消耗。
[0030]回到輸入信號IN位于H的例子，參考電壓階段2的參考柵極節(jié)點，定義了在晶體管Q9發(fā)射極和晶體管QP1，QP2的控制節(jié)點之間的連接。通過這個連接，源極到柵極電壓在第一 PMOS晶體管QPl上開發(fā)，等于(Vee-VBEQ4)_ (Vcc-Vsdqp3-Vbeq9)0更好地是，第二射極跟隨器晶體管Q4和參考射極跟隨器Q9的大小是基本相同的，這樣，第一 PMOS晶體管QPl兩端的源極到柵極電壓是Vsdqp3，這個電壓足夠提供通過晶體管QPl的電流，該電流與晶體管QPl和QP2的尺寸之比成比例。同時，第二 PMOS晶體管QP2源極到柵極電壓等于(Vcc-Vswiic-Vbeq4)-(Vcc-Vsdqp3-Vbeq9)0因此，使這邊描述的ECL到CMOS晶體管電路是可操作的，必須設置VSWINe，這樣，它就基本等于電壓降VSDQP3。這可以通過調(diào)制尾部電阻RTl的阻值，通過調(diào)制波動電阻RSl和RS2的阻值，或都調(diào)制來實現(xiàn)。作為一種選擇，Vswrae可以先設置然后設置晶體管QP3的尺寸，這樣Vsdqp3基本上等于VSWINe。必須限制Vsdqp3相配的Vsrae的值，這樣晶體管Ql和Q2都不會飽和，以便避免不能接受的慢ECL階段。它的閾值通常是Vswiic約為2.0V ；這個水平導致了，基極節(jié)點電壓高于集電極節(jié)點電壓。這樣的波動將會指示通過晶體管QP3大約IOmA的電流。另外，晶體管QP3必須有合適尺寸來保證參考電壓階段2的工作，因為當需要的時候，Veef必須有一個合適的值來導通晶體管QPl或QP2，在這兩個MOS晶體管的源極和控制節(jié)點之間提供足夠的電勢差分。在本發(fā)明的一個方案，晶體管QP3是160微米寬，Vsdqp3匹配的Vswrae電壓約為0.8V，有大約ImA的電流流過晶體管QP3。需要明白的是，晶體管QP3可以不同，為了改變ECL到CMOS轉換器I的傳播延遲，最小寬度約為6微米，也就是，Vsdqp3接近0.8V。
[0031]繼續(xù)這個例子，其中可以看見雙極型邏輯電平轉換為MOS邏輯電平。特別地，當Vsdqp3等于VSWIN(；,晶體管QP2的棚極電壓為零，晶體管QP2斷開。如如所述，流過晶體管QPl的電流正比于晶體管QPl和QP3的尺寸比。例如，當晶體管QP3尺寸為160微米寬，有ImA的電流流過，QPl尺寸就為320微米寬，有2mA的電流流過。因此可以知道，改變晶體管QPl的尺寸，以及晶體管QP2的尺寸,將會改變有效電流及轉換速率,到增大的尺寸影響速率的程度。流過晶體管QPl的電流通過晶體管QNl反映進入晶體管QN2，因此，節(jié)點A接地，或邏輯低。使用輸入信號IN是L的例子，可以看見轉換為MOS電路的邏輯信號H。如果，輸入信號IN是邏輯信號L，邏輯相反的輸入引用在以上討論的例子中，晶體管Ql和Q2的集電極電壓將會交換，而晶體管QPl將會斷開。因此，晶體管QN2也會斷開。等于Vsdqp3的源極柵極電壓將會在晶體管QP2上，提供流過節(jié)點A的電流，該電流正比于晶體管QP2和QP3的尺寸比，根據(jù)晶體管QPl的尺寸變化而產(chǎn)生的變化，也適用于晶體管QP2。然后節(jié)點A達到等于Vk-Vbeq4的邏輯高電平。注意到，節(jié)點A上轉換后的信號是輸入信號IN的反相，即，雙極型邏輯電平H被轉換為MOS邏輯電平。因此，在一個優(yōu)選方案，反相器5連接到節(jié)點A，這樣ECL到CMOS轉換器I所有的輸入和輸出相一致。但是，需要明白的是，任何適合與CMOS工作的負載可以放置在顯示的位置，為了說明，反相器5單獨提供。另外，電路可以是正相的而不是反相的，并且需要注意的是，這種反向會發(fā)生在轉換電路的其他位置，包括在晶體管Ql和Q2的輸入，晶體管Ql和Q2的集電極，或在晶體管Q3和Q4的發(fā)射極上。
[0032]晶體管QNl和QN2，就像晶體管QPl和QP2，可以調(diào)整來滿足特定的傳播延遲和輸出強度的需求。特別地，因為晶體管QNl設置了電流，這樣晶體管QN2可以向GND放電，晶體管QNl尺寸可以調(diào)節(jié)該放電。例如，晶體管QNl的尺寸加倍，將會加倍晶體管QN2的放電能力,諸如此類。
[0033]通過這邊描述的發(fā)明，外部連接的ECL階段有關的邏輯電平波動——大約
0.8V——可以被轉換為一個介于Vcc-Vbeq4和GND之間的波動——足夠大并且在正確的范圍內(nèi)，來滿足CMOS邏輯電平轉換的要求。結果，與ECL邏輯電平有關的崩潰電壓波動——低至0.4V——可以迅速地被轉換為更大的與MOS階段有關的波動。圖3闡明了本發(fā)明電路的傳播延遲改進。在圖3中可以看到為了在輸入IN把L轉換為H，從H到L，節(jié)點A轉換的傳播延遲約為1.8納秒——比類似先前技術的器件快的多(傳播延遲約為3.3納秒)。正如提到的，延遲速率，及輸出電平，可以根據(jù)輸出和參考階段晶體管外形尺寸調(diào)整的函數(shù)進行調(diào)整。通過輸出電平的改變，本發(fā)明的轉換器，可被用來提供扇出給多達8個輸出級，來自由參考電壓階段2說明的設計類型的一個參考階段，其中額外的輸出級可以連接到額外的輸入級，在例如節(jié)點B和C這種節(jié)點上。
[0034]如前所述，本發(fā)明的轉換器I可用于特別的應用，比如，鎖相環(huán)系統(tǒng)和時鐘恢復電路。在那方面，第四電流調(diào)節(jié)器晶體管Q8的基極將會連接到一個回路濾波器而不是連接到Vcs，這樣，流過晶體管Q8的電流就被調(diào)制而不是一個恒定不變的。結果，由參考電壓階段2提供的調(diào)諧延遲可以自我調(diào)制，根據(jù)回路濾波器相關的頻率調(diào)諧的函數(shù)。由本發(fā)明轉換器提供的可調(diào)延遲的這些及其他應用，易于被那些在該技術中熟悉的人觀察到。
[0035]雖然本發(fā)明的優(yōu)選方案已經(jīng)在這邊描述了，但是，以上描述僅僅是說明性的。這里公開的本發(fā)明的進一步改進，將會被那些在各自領域熟悉的人想起，所有這些改進被認為是在本發(fā)明由附加權利要求規(guī)定的范圍內(nèi)。
【權利要求】
1.一種把ECL邏輯電平轉化為MOS邏輯電平的BICMOS電路，其特征是:把第一邏輯電平范圍轉換為第二邏輯電平范圍的轉換電路，它包括:(a)具有第一輸入晶體管和第二輸入晶體管的輸入級，第一輸入晶體管用來接收第一輸入信號，第二輸入晶體管用來接收第二輸入信號，第二輸入信號是第一輸入信號的補充，第一第二輸入晶體管連接到一個高電勢電源導軌；(b)—個輸出級，它具有一個連接到第二輸出晶體管的第一輸出晶體管，以及連接到第四輸出晶體管的第三晶體管，其中輸出級是一個CMOS輸出級，第一輸出晶體管和第三輸出晶體管是PMOS晶體管，第二和第四輸出晶體管是NMOS晶體管，第一輸出晶體管連接到高電勢電源軌道和所述第一輸入晶體管，第二輸出晶體管連接到低電勢電源軌道和第四輸出晶體管，第三輸出晶體管連接到高電勢電源軌道和第二輸入晶體管，第四輸出晶體管連接到低電勢電源軌道；(c)參考級包括:(i)第一參考晶體管，它是一個PMOS晶體管，第一參考的源節(jié)點連接到高電勢電源軌道，它的柵節(jié)點連接到第一參考晶體管的漏節(jié)點，它的漏節(jié)點通過第一電流調(diào)節(jié)器的一個雙極型調(diào)節(jié)晶體管，連接到低電勢電源軌道，(?)第二參考晶體管，它是一個雙極型晶體管，其集電極節(jié)點連接到高電勢電源軌道，基極節(jié)點連接到第一參考晶體管的漏極節(jié)點，發(fā)射極節(jié)點連接到第一輸出晶體管的柵級節(jié)點和第三輸出晶體管的柵級節(jié)點。
2.根據(jù)權利要求1所述的一種把ECL邏輯電平轉化為MOS邏輯電平的BICMOS電路，其特征是:參考階段和輸入級連接到獨立的參考電壓源。
3.根據(jù)權利要求1所述的一種把ECL邏輯電平轉化為MOS邏輯電平的BICMOS電路，其特征是:所述電路包括:Ca) 一個ECL輸入級，它含有一個輸入晶體管和一個額外輸入的晶體管，輸入晶體管的集電極節(jié)點通過第一旋轉電阻，連接到第一直通晶體管和高電勢電源軌道，額外輸入晶體管的集電極節(jié)點通過第二旋轉電阻，連接到第二直通晶體管和高電勢電源軌道，輸入晶體管的發(fā)射極節(jié)點連接到額外輸入晶體管的發(fā)射極節(jié)點；(b) —個CMOS輸出級包括:(i )第一組MOS晶體管，它包括第一 PMOS晶體管和第一 NMOS晶體管，第一 PMOS晶體管的源極節(jié)點通過第一直通晶體管連接到高電勢電源軌道，第一 PMOS晶體管的漏極節(jié)點連接到柵級節(jié)點和第一 NMOS晶體管的漏極節(jié)點，第一 NMOS晶體管的源極節(jié)點連接到低電勢電源軌道；(ii)第二組MOS晶體管，包括第二 PMOS晶體管和第二 NMOS晶體管，第二PMOS晶體管的源極節(jié)點通過第二直通晶體管連接到高電勢電源軌道，第二PMOS晶體管的漏極節(jié)點連接到第二 NMOS晶體管的漏極節(jié)點，第二 NMOS晶體管的源極節(jié)點連接到低電勢電源軌道，第二 NMOS晶體管的柵級節(jié)點連接到第一 PMOS晶體管的漏極節(jié)點和第一NMOS晶體管的柵級節(jié)點；(c)參考電壓階段含有；(i) 一個MOS參考晶體管，它包括，一個連接到高電勢電源軌道的源極節(jié)點，通過第一電流調(diào)節(jié)器連接到低電勢電源軌道的漏極節(jié)點，連接到漏極節(jié)點的柵級節(jié)點；(ii)第一雙極型參考晶體管，包括，一個集電極節(jié)點，它連接到高電勢電源軌道，一個基極節(jié)點，連接到MOS參考晶體管的漏極節(jié)點，一個發(fā)射極節(jié)點，通過第二電流調(diào)節(jié)器連接到低電勢電源軌道，發(fā)射極節(jié)點進一步連接到第一 PMOS晶體管的柵級節(jié)點和第二 PMOS晶體管的柵級節(jié)點。
4.根據(jù)權利要求3所述的一種把ECL邏輯電平轉化為MOS邏輯電平的BICMOS電路，其特征是:第一電流調(diào)節(jié)器包括一個第二雙極型參考晶體管，其集電極節(jié)點連接到MOS參考晶體管的漏極，發(fā)射極節(jié)點通過參考電阻連接到低電勢電源軌道。
5.根據(jù)權利要求3所述的一種把ECL邏輯電平轉化為MOS邏輯電平的BICMOS電路，其特征是:MOS參考晶體管是一個PMOS晶體管，制造它來最大化經(jīng)過該晶體管的電流，并最小化PMOS晶體管的寬度。
6.根據(jù)權利要求4所述的一種把ECL邏輯電平轉化為MOS邏輯電平的BICMOS電路，其特征是:ECL輸入級進一步包括:(a) —個第一發(fā)射極偏置晶體管，它的集電極節(jié)點連接到第一直通晶體管的發(fā)射極節(jié)點，第一發(fā)射極偏置晶體管的發(fā)射極節(jié)點通過第一發(fā)射極偏置電阻，連接到低電勢電源軌道；(b) —個第二發(fā)射極偏置晶體管，它的集電極節(jié)點連接到第二直通晶體管的發(fā)射極節(jié)點，第二發(fā)射極偏置晶體管的發(fā)射極節(jié)點通過第二發(fā)射極偏置電阻，連接到低電勢電源軌道；(C) 一個第三發(fā)射極偏置晶體管，它的集電極節(jié)點連接到輸入晶體管的發(fā)射極節(jié)點和額外輸入晶體管的發(fā)射極節(jié)點，第三發(fā)射極偏置晶體管的發(fā)射極節(jié)點通過第三發(fā)射極偏置電阻，連接到低電勢電源軌道。
7.根據(jù)權利要求3所述的一種把ECL邏輯電平轉化為MOS邏輯電平的BICMOS電路，其特征是:多個扇出CM OS階段與CMOS輸出階段并聯(lián)耦合。
【文檔編號】H03K19/0185GK103618539SQ201310612899
【公開日】2014年3月5日 申請日期:2013年11月27日 優(yōu)先權日:2013年11月27日
【發(fā)明者】不公告發(fā)明人 申請人:蘇州貝克微電子有限公司