與非門電路、顯示器背板和顯示器的制造方法
【專利摘要】本發(fā)明提供了一種與非門電路、顯示器背板和顯示器。所述與非門電路包括至少兩輸入晶體管、至少兩個上拉模塊和至少兩輸入控制晶體管；每一輸入晶體管的第一極通過該上拉模塊與第二電平輸出端連接；輸入控制晶體管用于當其柵極接入的輸入信號為第二電平時，控制使得與該輸入晶體管的第一極連接的上拉模塊的控制端的電位為第一電平；至少兩個上拉模塊，用于當所有的輸入信號都為第二電平時，斷開第二電平輸出端與與非門輸出端之間的連接，并用于當所有的輸入信號不都為第二電平時，導通第二電平輸出端與與非門輸出端之間的連接。本發(fā)明使得當采用耗盡型TFT晶體管時，與非門輸出能無損傳輸，實現(xiàn)與非門輸出軌到軌。
【專利說明】與非門電路、顯示器背板和顯示器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示【技術(shù)領(lǐng)域】，尤其涉及一種與非門電路、顯示器背板和顯示器。
【背景技術(shù)】
[0002]目前制造顯示器件背板的工藝有很多種，如a-Si (非晶硅)TFT晶體管(Thin Film Transistor,薄膜場效應(yīng)晶體管)顯示器件,LTPS(Low Temperature Poly-silicon,低溫多 晶硅)TFT顯示器件，Oxide TFT晶體管(氧化物TFT晶體管)顯示器件等，a_Si TFT晶體管 具有遷移率低和穩(wěn)定性差的缺點，LTPS TFT晶體管不適于大尺寸面板的制備。氧化物TFT 晶體管的1-V轉(zhuǎn)移特性通常為耗盡型，即在氧化物TFT晶體管的柵源電壓Vgs為零時，氧化 物TFT晶體管仍然導通。
[0003]耗盡型TFT晶體管給背板集成的電路設(shè)計帶來很大難度。與非門是數(shù)字電路中常 用的邏輯電路，對于兩輸入與非門，當兩個輸入信號都為高電平時，輸出信號為低電平，當 只有一個輸入信號為高電平，另一個輸入信號為低電平時，輸出信號為高電平。如圖1所 不，常用的與非門電路主要由CMOS (Complementary Metal Oxide Semiconductor,互補金 屬氧化物半導體)電路組成，接入輸入信號的兩個N型晶體管相互串聯(lián)，同時接入輸入信號 的兩個P型晶體管相互并聯(lián)。在圖1中,A為第一輸入信號,B為第二輸入信號,Out為輸出 信號，Vdd標示高電平，Vss標示低電平。CMOS電路具有漏電小，低功耗的優(yōu)點。由于如氧 化物TFT晶體管等薄膜晶體管工藝，通常只有一種類型的TFT晶體管，如N型TFT晶體管， 在設(shè)計邏輯門時會產(chǎn)生較大的漏電流和靜態(tài)功耗。
[0004]圖2為采用N型晶體管的與非門的電路圖。在圖2中，標號為T1、T2、T3的分別是 第一 N型晶體管、第二 N型晶體管、第三N型晶體管，INK IN2分別標示第一輸入信號、第二 輸入信號，OUT標示輸出信號，VDD標示高電平，VSS標示低電平；T3形成二極管連接，起到 上拉電阻的作用，當INl和IN2同時為高時，Tl和T2同時導通，將OUT拉低；但由于T3是 長通，存在由VDD到VSS的直流通路，同時輸出低電平由T3與T1、T2的串聯(lián)電阻分壓決定， 不能達到VSS ;當INl和IN2中一個為低或者都為低時，Tl和T2截止，由于T3為二極管連 接，OUT等于VDD-VTH，VTH為T3的閾值電壓，此時OUT也不能達到VDD。由上可知，傳統(tǒng)的 NMOS (N-Mental-Oxide-Semiconductor,n型金屬-氧化物-半導體)結(jié)構(gòu)的與非門存在輸 出不能軌到軌和漏電流大等缺點。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的主要目的在于提供一種與非門電路、顯示器背板和顯示器，使得輸入晶 體管為耗盡型TFT晶體管時，與非門輸出能無損傳輸，實現(xiàn)與非門輸出軌到軌。
[0006]為了達到上述目的，本發(fā)明提供了一種與非門電路，包括至少兩輸入晶體管，每個 所述輸入晶體管的柵極接入一輸入信號，第一輸入晶體管的第一極和與非門輸出端連接， 最后一輸入晶體管的第二極接入第一電平；除了最后一輸入晶體管之外，每一輸入晶體管 的第二極與下一輸入晶體管的第一極連接；[0007]所述與非門電路還包括至少兩個上拉模塊和至少兩輸入控制晶體管；
[0008]每一所述輸入控制晶體管，柵極分別接入一所述輸入信號，第一極分別與一所述 上拉模塊的控制端連接，第二極接入所述第一電平；
[0009]每一所述輸入晶體管的第一極通過該上拉模塊與第二電平輸出端連接；
[0010]所述輸入控制晶體管用于當其柵極接入的輸入信號為第二電平時，控制使得與該 輸入晶體管的第一極連接的上拉模塊的控制端的電位為第一電平；
[0011]所述至少兩個上拉模塊，用于當所有的所述輸入信號都為第二電平時，斷開所述 第二電平輸出端與所述與非門輸出端之間的連接，并用于當所有的所述輸入信號不都為第 二電平時，導通所述第二電平輸出端與所述與非門輸出端之間的連接。
[0012]實施時，所述至少兩輸入晶體管和所述至少兩輸入控制晶體管都為耗盡型NMOS 晶體管。
[0013]實施時，所述至少兩輸入晶體管和所述至少兩輸入控制晶體管都為耗盡型PMOS
晶體管。
[0014]實施時，所述上拉模塊包括第一上拉晶體管、第二上拉晶體管和存儲電容，其中，
[0015]所述第二上拉晶體管的柵極為該上拉模塊的控制端；
[0016]所述第一上拉晶體管，柵極與所述第二電平輸出端連接，第一極與所述第一上拉 晶體管的柵極連接，第二極與所述第二上拉晶體管的柵極連接；
[0017]所述第二上拉晶體管，第一極與所述第二電平輸出端連接，第二極與所述與非門 輸出端連接；
[0018]所述存儲電容，連接于所述第二上拉晶體管的柵極和所述第二上拉晶體管的第二 極之間。
[0019]實施時，當所述輸入晶體管和所述輸入控制晶體管為耗盡型NMOS晶體管時，第一 上拉晶體管和第二上拉晶體管都為耗盡型NMOS晶體管。
[0020]實施時，當所述輸入晶體管和所述輸入控制晶體管為耗盡型PMOS晶體管時，第一 上拉晶體管和第二上拉晶體管都為耗盡型PMOS晶體管。
[0021]本發(fā)明還提供了一種顯示器背板，包括上述的與非門電路。
[0022]本發(fā)明還提供了一種顯示器，包括上述的顯示器背板。
[0023]與現(xiàn)有技術(shù)相比，本發(fā)明所述的與非門電路、顯示器背板和顯示器通過采用輸入 控制晶體管和上拉模塊，可以使得所述輸入晶體管為耗盡型TFT晶體管時，與非門輸出也 能無損傳輸，實現(xiàn)與非門輸出軌到軌，并降低漏電流，提高與非門電路的穩(wěn)定性和速度。
【專利附圖】

【附圖說明】
[0024]圖1是現(xiàn)有的由CMOS電路組成的與非門電路的電路圖；
[0025]圖2是現(xiàn)有的采用N型晶體管的與非門的電路圖；
[0026]圖3是本發(fā)明一實施例所述的與非門電路的電路圖；
[0027]圖4是本發(fā)明另一實施例所述的與非門電路的電路圖。
【具體實施方式】
[0028]下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；?本發(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他 實施例，都屬于本發(fā)明保護的范圍。
[0029]本發(fā)明所有實施例中采用的TFT晶體管的源極和漏極是對稱的，所以其源極、漏 極是沒有區(qū)別的。在本發(fā)明實施例中，為區(qū)分TFT晶體管除柵極之外的兩極，將其中一極稱 為源極，另一極稱為漏極。此外，按照場效應(yīng)晶體管的特性區(qū)分可以將晶體管分為NMOS管 (n型金屬-氧化物-半導體場效應(yīng)晶體管)或PMOS管(p型金屬-氧化物-半導體場效應(yīng) 晶體管)。在本發(fā)明實施例提供的AMOLED像素電路中，所有晶體管均是以NMOS管為例進行 的說明，可以想到的是在采用PMOS管實現(xiàn)時是本領(lǐng)域技術(shù)人員可在沒有做出創(chuàng)造性勞動 前提下輕易想到的，因此也是在本發(fā)明的實施例保護范圍內(nèi)的。
[0030]本發(fā)明實施例所述的與非門電路，包括至少兩輸入晶體管，每個所述輸入晶體管 的柵極接入一輸入信號，第一輸入晶體管的第一極和與非門輸出端連接，最后一輸入晶體 管的第二極接入第一電平；除了最后一輸入晶體管之外，每一輸入晶體管的第二極與下一 輸入晶體管的第一極連接；
[0031]所述與非門電路還包括至少兩個上拉模塊和至少兩輸入控制晶體管；
[0032]每一所述輸入控制晶體管，柵極分別接入一所述輸入信號，第一極分別與一所述 上拉模塊的控制端連接，第二極接入所述第一電平；
[0033]每一所述輸入晶體管的第一極通過該上拉模塊與第二電平輸出端連接；
[0034]所述輸入控制晶體管用于當其柵極接入的輸入信號為第二電平時，控制使得與該 輸入晶體管的第一極連接的上拉模塊的控制端的電位為第一電平；
[0035]所述至少兩個上拉模塊，用于當所有的所述輸入信號都為第二電平時，斷開所述 第二電平輸出端與所述與非門輸出端之間的連接，并用于當所有的所述輸入信號不都為第 二電平時，導通所述第二電平輸出端與所述與非門輸出端之間的連接。
[0036]本發(fā)明實施例所述的與非門電路通過采用輸入控制晶體管和上拉模塊，可以使得 所述輸入晶體管為耗盡型TFT晶體管時，與非門輸出也能無損傳輸，實現(xiàn)與非門輸出軌到 軌，并降低漏電流，提高與非門電路的穩(wěn)定性和速度。
[0037]根據(jù)一種【具體實施方式】，所述至少兩輸入晶體管和所述至少兩輸入控制晶體管都 為耗盡型NMOS晶體管，此時第一極為源極，第二極為漏極，第二電平為高電平，第一電平為 低電平。
[0038]根據(jù)一種【具體實施方式】，所述至少兩輸入晶體管和所述至少兩輸入控制晶體管都 為耗盡型PMOS晶體管，此時第一極為漏極，第二極為源極，第二電平為低電平，第一電平為 高電平。
[0039]在以下本發(fā)明實施例提供的具體的與非門電路中，所有晶體管均是以NMOS管為 例進行的說明，其中NMOS管的第一極可以是源極，NMOS管的第二極可以是漏極，第二電平 可以為高電平，第一電平可以為低電平?？梢韵氲降氖窃诓捎肞MOS管實現(xiàn)時是本領(lǐng)域技術(shù) 人員可在沒有做出創(chuàng)造性勞動前提下輕易想到的，因此也是在本發(fā)明的實施例保護范圍內(nèi) 的。
[0040]如圖3所示，在一具體實施例中，所述與非門電路包括:
[0041]第一輸入晶體管Tl,柵極接入第一輸入信號INl,源極和與非門輸出端OUT連接；[0042]第二輸入晶體管T2，柵極接入第二輸入信號IN2，源極與所述第一輸入晶體管Tl 的漏極連接，漏極接入低電平VSS ；
[0043]第一輸入控制晶體管T3，柵極接入所述第一輸入信號IN1，漏極接入低電平VSS ；
[0044]以及，第二輸入控制晶體管T4，柵極接入所述第二輸入信號IN2，漏極接入低電平 VSS ；
[0045]所述與非門電路還包括第一上拉模塊31和第二上拉模塊32 ；
[0046]所述第一輸入控制晶體管T3的源極與所述第一上拉模塊31的控制端Dl連接；
[0047]所述第二輸入控制晶體管T4的源極與所述第二上拉模塊32的控制端D2連接；
[0048]所述第一輸入晶體管Tl的源極通過所述第一上拉模塊31與輸出高電平VDD的高 電平輸出端連接；
[0049]所述第二輸入晶體管T2的源極通過所述第二上拉模塊32與所述輸出高電平VDD 的高電平輸出端連接；
[0050]所述第一上拉模塊31和所述第二上拉模塊32，用于當所述第一輸入信號INl和所 述第二輸入信號IN2都為高電平時，斷開所述高電平輸出端與所述與非門輸出端OUT之間 的連接，截斷從所述高電平輸出端到所述與非門輸出端OUT的充電電流，使得所述與非門 輸出端OUT的輸出信號可以達到所述低電平輸出端輸出的低電平VSS ；
[0051]所述第一上拉模塊31和所述第二上拉模塊32，還用于當所述第一輸入信號INl和 所述第二輸入信號IN2不都為高電平時，導通所述低電平輸出端與所述與非門輸出端OUT 之間的連接，傳輸無損的高電平VDD到所述與非門輸出端OUT。
[0052]在本發(fā)明該具體實施例所述的與非門電路中，Tl和T2、T3和T4都為耗盡型NMOS 晶體管，當INl和IN2都為高電平時，T3控制使得Dl的電位為低電平，T4控制使得D2的電 位為低電平，從而斷開所述高電平輸出端與OUT之間的連接；
[0053]當INl為高電平而IN2為低電平時，T3控制使得Dl的電位為低電平，而T4關(guān)斷， 從而第二上拉模塊32控制使得VDD無損地傳輸?shù)絆UT ；
[0054]當IN2為高電平而INl為低電平時，T4控制使得D2的電位為低電平，而T3關(guān)斷， 從而第一上拉模塊31控制使得VDD無損地傳輸?shù)絆UT。
[0055]具體的，所述上拉模塊包括第一上拉晶體管、第二上拉晶體管和存儲電容，其中，
[0056]所述第二上拉晶體管的柵極為該上拉模塊的控制端；
[0057]所述第一上拉晶體管，柵極與所述第二電平輸出端連接，第一極與所述第一上拉 晶體管的柵極連接，第二極與所述第二上拉晶體管的柵極連接；
[0058]所述第二上拉晶體管，第一極與所述第二電平輸出端連接，第二極與所述與非門 輸出端連接；
[0059]所述存儲電容，連接于所述第二上拉晶體管的柵極和所述第二上拉晶體管的第二 極之間。
[0060]實施時，當所述輸入晶體管和所述輸入控制晶體管為耗盡型NMOS晶體管時，第一 上拉晶體管和第二上拉晶體管都為耗盡型NMOS晶體管。
[0061]實施時，當所述輸入晶體管和所述輸入控制晶體管為耗盡型PMOS晶體管時，第一 上拉晶體管和第二上拉晶體管都為耗盡型PMOS晶體管。
[0062]如圖4所示，本發(fā)明實施例所述的與非門電路包括:[0063]第一輸入晶體管Tl,柵極接入第一輸入信號INl,源極和與非門輸出端OUT連接；
[0064]第二輸入晶體管T2，柵極接入第二輸入信號IN2，源極與所述第一輸入晶體管Tl 的漏極連接，漏極接入低電平VSS ；
[0065]第一輸入控制晶體管T3，柵極接入所述第一輸入信號IN1，漏極接入低電平VSS ；
[0066]第二輸入控制晶體管T4，柵極接入所述第二輸入信號IN2，漏極接入低電平VSS ；
[0067]第一上拉模塊41，其控制端Dl與所述第一輸入控制晶體管T3的源極連接；
[0068]以及，第二上拉模塊42，其控制端D2與所述第二輸入控制晶體管T4的源極連接；
[0069]所述第一上拉模塊41包括:
[0070]第一上拉晶體管T5，柵極和源極接入高電平VDD ；
[0071]第二上拉晶體管T6，柵極與所述第一上拉晶體管T5的漏極連接，源極接入高電平 VDD，漏極與所述與非門輸出端OUT連接；
[0072]以及，第一存儲電容Cl，連接于所述第二上拉晶體管T6的柵極和所述第二上、拉 晶體管T6的漏極之間；
[0073]與所述第二上拉晶體管T6的柵極連接的端點為所述第一上拉模塊41的控制端 Dl ；
[0074]所述第二上拉模塊42包括:
[0075]第三上拉晶體管17，柵極和源極接入高電平VDD ；
[0076]第四上拉晶體管T8，柵極與所述第三上拉晶體管T7的漏極連接，源極接入高電平 VDD，漏極與所述與非門輸出端OUT連接；
[0077]以及，第二存儲電容C2，連接于所述第四上拉晶體管T8的柵極和所述第四上拉晶 體管T8的漏極之間；
[0078]與所述第四上拉晶體管T8的柵極連接的端點為所述第二上拉模塊42的控制端 D2 ；
[0079]Tl 和 T2、T3、T4、T5、T6、T7 和 T8 為耗盡型 NMOS 管。
[0080]在本發(fā)明該實施例所述的與非門電路工作時:
[0081]當INl和IN2同時為高電平，此時Tl和T2同時導通，將輸出信號拉低；T3和T4也 導通，將T6和T8的柵極電壓拉至低電平，使T6和T8關(guān)斷，截斷來自輸出高電平VDD的高 電平輸出端對與非門輸出端OUT的充電電流。此時輸出信號可以達到VSS ；
[0082]當INl為高，IN2為低時，Tl導通，T2截止，與非門輸出端OUT的下拉通路被T2截 斷，同時T3導通，T4截止；二極管連接的17導通，VDD通過導通的17對C2充電，使得T8 的柵極電位升高，使T8導通，傳輸高電平到OUT ;隨著OUT電壓的上升，VDD通過導通的17 對C2持續(xù)充電，從而使T8的柵極電位持續(xù)抬升，一直可以達到超過(VDD+VTH8)的正電壓， VTH8是T8的閾值電壓，使T8完全導通，從而VDD可以從T8的漏極無損地傳輸?shù)絋8的源極 (即 OUT)；
[0083]當INl為低，IN2為高時，Tl截止，T2導通，與非門輸出端的下拉通路被Tl截斷； 同時T4導通，T3截止；二極管連接的T5導通，VDD通過導通的T5對Cl充電，使得T6的柵 極電位升高，使T6導通，傳輸高電平到OUT ;隨著OUT的電壓的上升，Cl使T6的柵極電位持 續(xù)抬升，一直可以達到超過(VDD+VTH6)的正電壓，VTH6為T6的閾值電壓，使T6完全導通， 從而VDD可以從T6的漏極無損地傳輸?shù)絋6的源極(即OUT)。[0084]在圖4中，與驅(qū)動晶體管相比，T5和T6可以是W/L (寬長比)很小的晶體管，這樣 會在OUT輸出低電平時，T6柵極為低電平，T6的關(guān)態(tài)的漏電遠小于圖2中T3的導通靜態(tài)電 流。另外雖然T5有導通靜態(tài)電流，但因為它的尺寸很小，它和T6的電流之和都會遠小于圖 2中T3的導通靜態(tài)電流，從而降低漏電流。圖4中T7、T8與T5、T6情況相同，這里不再復 述。
[0085]本發(fā)明該實施例所述的與非門電路，采用電容自舉結(jié)構(gòu)，由8個TFT晶體管和2個 電容構(gòu)成，可以使輸出軌到軌，實現(xiàn)全電壓擺幅，并使得輸出無損傳輸，并降低漏電流，提高 與非門電路的穩(wěn)定性和速度。
[0086]本發(fā)明還提供了一種顯示器背板，包括上述的與非門電路。
[0087]本發(fā)明還提供了一種顯示器，包括上述的顯示器背板。
[0088]以上所述是本發(fā)明的優(yōu)選實施方式，應(yīng)當指出，對于本【技術(shù)領(lǐng)域】的普通技術(shù)人員 來說，在不脫離本發(fā)明所述原理的前提下，還可以作出若干改進和潤飾，這些改進和潤飾也 應(yīng)視為本發(fā)明的保護范圍。
【權(quán)利要求】
1.一種與非門電路，包括至少兩輸入晶體管，每個所述輸入晶體管的柵極接入一輸入 信號，第一輸入晶體管的第一極和與非門輸出端連接，最后一輸入晶體管的第二極接入第 一電平；除了最后一輸入晶體管之外，每一輸入晶體管的第二極與下一輸入晶體管的第一 極連接；其特征在于，所述與非門電路還包括至少兩個上拉模塊和至少兩輸入控制晶體管； 每一所述輸入控制晶體管，柵極分別接入一所述輸入信號，第一極分別與一所述上拉 模塊的控制端連接，第二極接入所述第一電平；每一所述輸入晶體管的第一極通過該上拉模塊與第二電平輸出端連接；所述輸入控制晶體管用于當其柵極接入的輸入信號為第二電平時，控制使得與該輸入 晶體管的第一極連接的上拉模塊的控制端的電位為第一電平；所述至少兩個上拉模塊，用于當所有的所述輸入信號都為第二電平時，斷開所述第二 電平輸出端與所述與非門輸出端之間的連接，并用于當所有的所述輸入信號不都為第二電 平時，導通所述第二電平輸出端與所述與非門輸出端之間的連接。
2.如權(quán)利要求1所述的與非門電路，其特征在于，所述至少兩輸入晶體管和所述至少 兩輸入控制晶體管都為耗盡型NMOS晶體管。
3.如權(quán)利要求1所述的與非門電路，其特征在于，所述至少兩輸入晶體管和所述至少 兩輸入控制晶體管都為耗盡型PMOS晶體管。
4.如權(quán)利要求1所述的與非門電路，其特征在于，所述上拉模塊包括第一上拉晶體管、 第二上拉晶體管和存儲電容，其中，所述第二上拉晶體管的柵極為該上拉模塊的控制端；所述第一上拉晶體管，柵極與所述第二電平輸出端連接，第一極與所述第一上拉晶體 管的柵極連接，第二極與所述第二上拉晶體管的柵極連接；所述第二上拉晶體管，第一極與所述第二電平輸出端連接，第二極與所述與非門輸出 端連接；所述存儲電容，連接于所述第二上拉晶體管的柵極和所述第二上拉晶體管的第二極之間。
5.如權(quán)利要求4所述的與非門電路，其特征在于，當所述輸入晶體管和所述輸入控制 晶體管為耗盡型NMOS晶體管時，第一上拉晶體管和第二上拉晶體管都為耗盡型NMOS晶體管。
6.如權(quán)利要求4所述的與非門電路，其特征在于，當所述輸入晶體管和所述輸入控制 晶體管為耗盡型PMOS晶體管時，第一上拉晶體管和第二上拉晶體管都為耗盡型PMOS晶體管。
7.—種顯示器背板，其特征在于，包括如權(quán)利要求1至6中任一權(quán)利要求所述的與非門 電路。
8.—種顯示器，其特征在于，包括如權(quán)利要求7所述的顯示器背板。
【文檔編號】H03K19/20GK103560782SQ201310573352
【公開日】2014年2月5日 申請日期:2013年11月15日 優(yōu)先權(quán)日:2013年11月15日
【發(fā)明者】吳仲遠, 宋丹娜, 段立業(yè) 申請人:京東方科技集團股份有限公司