專利名稱：一種基于d觸發(fā)器和計(jì)數(shù)器邏輯組合的時(shí)鐘產(chǎn)生控制電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種時(shí)鐘產(chǎn)生控制電路，特別是一種基于D觸發(fā)器和計(jì)數(shù)器邏輯組合的時(shí)鐘產(chǎn)生控制電路。
背景技術(shù)：
目前應(yīng)用于遙感相機(jī)分系統(tǒng)的內(nèi)部數(shù)據(jù)傳輸同步時(shí)鐘電路，隨著用戶對(duì)遙感相機(jī)成像質(zhì)量及各項(xiàng)指標(biāo)要求的提高，傳輸速率已不能滿足分系統(tǒng)內(nèi)部數(shù)據(jù)傳輸?shù)耐ㄓ嵭枨蟆Ｄ壳俺Ｓ玫臅r(shí)鐘電路產(chǎn)生方法有由軟件控制，經(jīng)處理器I/O 口直接輸出時(shí)鐘；該方式信號(hào)傳輸速率受處理器本身工作頻率的限制，一方面速率調(diào)整范圍窄，另一方面會(huì)占用大量的資源，增加時(shí)間開銷，降低軟件效率；采用數(shù)字邏輯電路和分頻單元實(shí)現(xiàn)的任意正有理數(shù)的分頻與倍頻處理，實(shí)現(xiàn)相應(yīng)頻率的同步時(shí)鐘輸出；該方法無鎖相環(huán)路模塊，對(duì)于時(shí)鐘的輸出個(gè)數(shù)無法調(diào)整；通過外部時(shí)鐘輸入產(chǎn)生并輸出相對(duì)于外部時(shí)鐘具有不同延遲時(shí)間的多個(gè)時(shí)鐘，并通過控制相位選擇器來選擇多個(gè)輸出時(shí)鐘中之一，作為延授時(shí)鐘以合成精確同步于數(shù)據(jù)信號(hào)的輸出時(shí)鐘。該方法的優(yōu)點(diǎn)在于輸出時(shí)鐘頻率可調(diào)節(jié)，但對(duì)于輸出的時(shí)鐘個(gè)數(shù)無法調(diào)整；采用LVDS接口電路接收時(shí)鐘信號(hào)，再由可編程延時(shí)電路調(diào)整時(shí)鐘的頻率和占空t匕。該方法時(shí)鐘頻率和占空比調(diào)整靈活，但在航天遙感領(lǐng)域應(yīng)用中，軟件工作會(huì)受到空間粒子的影響，其可靠性大大低于純硬件電路。

實(shí)用新型內(nèi)容本實(shí)用新型的技術(shù)解決問題是克服現(xiàn)有技術(shù)的不足，提供了一種抗干擾能力強(qiáng)，適用范圍廣、可靠性高的基于D觸發(fā)器和計(jì)數(shù)器邏輯組合的時(shí)鐘產(chǎn)生控制電路。本實(shí)用新型的技術(shù)解決方案是一種基于D觸發(fā)器和計(jì)數(shù)器邏輯組合的時(shí)鐘產(chǎn)生控制電路，包括時(shí)鐘基準(zhǔn)電路、鎖相電路、時(shí)鐘啟動(dòng)停止電路以及脈沖計(jì)數(shù)電路；時(shí)鐘基準(zhǔn)電路輸出一定頻率的時(shí)鐘信號(hào)至鎖相電路；鎖相電路對(duì)從時(shí)鐘基準(zhǔn)電路輸出的時(shí)鐘信號(hào)進(jìn)行同步鎖相，同步鎖相后的輸出信號(hào)分為兩路，一路作為時(shí)鐘產(chǎn)生控制電路的輸出信號(hào)，另一路輸入至脈沖計(jì)數(shù)電路；脈沖計(jì)數(shù)電路接收同步鎖相后的時(shí)鐘信號(hào)，對(duì)時(shí)鐘個(gè)數(shù)進(jìn)行計(jì)數(shù)并在計(jì)數(shù)達(dá)到預(yù)設(shè)值時(shí)輸出信號(hào)至?xí)r鐘啟動(dòng)停止電路；時(shí)鐘啟動(dòng)停止電路同時(shí)接收脈沖計(jì)數(shù)電路輸出的信號(hào)以及外部啟動(dòng)信號(hào)，輸出同步鎖相啟動(dòng)信號(hào)或者同步鎖相停止信號(hào)至鎖相電路。所述的一種基于D觸發(fā)器和計(jì)數(shù)器邏輯組合的時(shí)鐘產(chǎn)生控制電路還包括對(duì)脈沖計(jì)數(shù)電路以及時(shí)鐘啟動(dòng)停止電路進(jìn)行清零操作的上電清零電路。所述上電清零電路包括電阻R、電容C和施密特觸發(fā)器U2A ;電阻R的一端接地，另外一端接至電容C，電容C的另一端接電源，電阻R和電容C的公共端接至施密特觸發(fā)器U2A的一端，施密特觸發(fā)器U2A的另一端作為上電清零電路的輸出端同時(shí)接至脈沖計(jì)數(shù)電路以及時(shí)鐘啟動(dòng)停止電路。所述的時(shí)鐘基準(zhǔn)電路為有源晶體振蕩器Y1。所述鎖相電路包括D觸發(fā)器U3B以及或邏輯門UlB ;從時(shí)鐘基準(zhǔn)電路輸入的時(shí)鐘信號(hào)分別接至D觸發(fā)器U3B的工作時(shí)鐘CLK端以及或邏輯門UlB的一個(gè)輸入端，或邏輯門UlB的另一個(gè)輸入端接至D觸發(fā)器U3B的數(shù)據(jù)輸出端Q ;或邏輯門UlB的輸出端作為鎖相電路的信號(hào)輸出端。所述脈沖計(jì)數(shù)電路為計(jì)數(shù)器U4，計(jì)數(shù)器U4的工作時(shí)鐘CLK端接鎖相電路的信號(hào)輸出端，計(jì)數(shù)器U4的輸出信號(hào)端Qz作為脈沖計(jì)數(shù)電路的輸出端。所述時(shí)鐘啟動(dòng)停止電路包括D觸發(fā)器U3A，所述的D觸發(fā)器U3A的工作時(shí)鐘CLK端接計(jì)數(shù)器U4的輸出信號(hào)端QZ，D觸發(fā)器U3A的數(shù)據(jù)輸出端Q接至所述D觸發(fā)器U3B的直接置位端S，D觸發(fā)器U3A的直接復(fù)位端R接至外部啟動(dòng)信號(hào)。本實(shí)用新型與現(xiàn)有技術(shù)相比的優(yōu)點(diǎn)在于(I)本實(shí)用新型使用分立元器件實(shí)現(xiàn)時(shí)鐘產(chǎn)生功能，抗干擾能力強(qiáng)，適用于各種衛(wèi)星平臺(tái)，可靠性高；(2)本實(shí)用新型具有很大的靈活性和廣泛的適用性(21)可通過更改脈沖計(jì)數(shù)模塊中的計(jì)數(shù)器數(shù)據(jù)端的配置，從而改變輸出時(shí)鐘個(gè)數(shù)；(22)可通過更改時(shí)鐘基準(zhǔn)電路中的有源晶體振蕩器的頻率，從而改變輸出時(shí)鐘頻率；(23)本實(shí)用新型使用的器件均為CMOS器件，在CMOS器件的工作電壓范圍內(nèi)，可通過調(diào)整電路供電電壓，從而改變輸出時(shí)鐘幅值，實(shí)現(xiàn)輸出時(shí)鐘幅值可調(diào)節(jié)。

圖1為本實(shí)用新型時(shí)鐘產(chǎn)生控制電路原理框圖；圖2為本實(shí)用新型時(shí)鐘產(chǎn)生控制電路的輸入輸出時(shí)序關(guān)系圖。
具體實(shí)施方式
本實(shí)用新型專利時(shí)鐘產(chǎn)生控制電路的輸入輸出時(shí)序關(guān)系如圖2所示，連接關(guān)系如圖1所示，具體工作方式如下1.時(shí)鐘基準(zhǔn)電路中的有源晶體振蕩器Yl用來實(shí)現(xiàn)一定頻率的時(shí)鐘信號(hào)并輸出至鎖相電路；該時(shí)鐘信號(hào)頻率可根據(jù)需要進(jìn)行選擇。2.時(shí)鐘啟動(dòng)停止電路模塊中的D觸發(fā)器U3A的直接置位端S連接上電清零信號(hào)，D觸發(fā)器U3A的輸入信號(hào)為外部施加額啟動(dòng)信號(hào)以及脈沖計(jì)數(shù)電路中的計(jì)數(shù)器在計(jì)數(shù)值達(dá)到預(yù)設(shè)值時(shí)計(jì)數(shù)器U4的輸出信號(hào)，用來實(shí)現(xiàn)對(duì)鎖相電路模塊中D觸發(fā)器U3B的直接置位端S的信號(hào)控制。3.上電清零電路模塊產(chǎn)生的上電清零信號(hào)，是在加電瞬間，由電阻R和電容C組成的RC電路輸出正脈沖信號(hào)，經(jīng)過施密特觸發(fā)器U2A整形，輸出負(fù)脈沖信號(hào)；該上電清零信號(hào)為脈沖計(jì)數(shù)電路模塊中的計(jì)數(shù)器U4的清零信號(hào)CR端提供輸入，使DO D3清零。[0027]4.時(shí)鐘啟動(dòng)停止電路中D觸發(fā)器的數(shù)據(jù)輸入端D固定設(shè)置為高電平，上電清零電路輸出的信號(hào)給時(shí)鐘啟動(dòng)停止電路模塊中的D觸發(fā)器U3A的直接置位端S輸入一個(gè)低電平信號(hào)；時(shí)鐘啟動(dòng)停止電路中D觸發(fā)器U3A的直接復(fù)位端R接至外部啟動(dòng)信號(hào)；外部輸入的啟動(dòng)信號(hào)為一脈沖信號(hào)，當(dāng)外部輸入的啟動(dòng)信號(hào)輸出高電平信號(hào)時(shí)，時(shí)鐘啟動(dòng)停止電路中D觸發(fā)器U3A的直接復(fù)位端R被設(shè)置為高電平，時(shí)鐘啟動(dòng)停止電路中D觸發(fā)器的數(shù)據(jù)輸出端Q輸出為低電平；當(dāng)外部輸入的啟動(dòng)信號(hào)輸出低電平信號(hào)時(shí)，時(shí)鐘啟動(dòng)停止電路中D觸發(fā)器U3A的直接復(fù)位端R被設(shè)置為低電平，時(shí)鐘啟動(dòng)停止電路中D觸發(fā)器的數(shù)據(jù)輸出端Q輸出為高電平。5.鎖相電路中的D觸發(fā)器U3B直接置位端S與時(shí)鐘啟動(dòng)停止電路模塊中的D觸發(fā)器U3A的數(shù)據(jù)輸出端Q連接，鎖相電路的D觸發(fā)器U3B的數(shù)據(jù)輸入端D和直接復(fù)位端R固定設(shè)置為低電平；通過D觸發(fā)器U3B的直接置位端S實(shí)現(xiàn)D觸發(fā)器U3B數(shù)據(jù)輸出端Q的變化，并與時(shí)鐘基準(zhǔn)電路模塊輸出的時(shí)鐘信號(hào)經(jīng)過或邏輯門UlB同步鎖相，最終輸出時(shí)鐘信號(hào)并分為兩路，其中一路作為整個(gè)時(shí)鐘產(chǎn)生控制電路的輸出CLK_0UT輸出，另一路輸入至脈沖計(jì)數(shù)電路；當(dāng)U3B的直接置位端S為低時(shí)，D觸發(fā)器U3B由其工作時(shí)鐘CLK端的上升沿觸發(fā)，使數(shù)據(jù)輸出端Q輸出低電平，經(jīng)或邏輯門UlB同步鎖相，CLK_0UT端輸出時(shí)鐘信號(hào)，該時(shí)鐘信號(hào)與有源晶體振蕩器Yl輸出端CLK_IN經(jīng)施密特觸發(fā)器U2A整形后的信號(hào)時(shí)序相同；當(dāng)U3B的直接置位端S為高時(shí)，D觸發(fā)器U3B數(shù)據(jù)輸出端Q輸出高電平，經(jīng)或邏輯門U1B，CLK_OUT端輸出也為高電平，即時(shí)鐘信號(hào)停止輸出。6.脈沖計(jì)數(shù)電路中的計(jì)數(shù)器U4的工作時(shí)鐘CLK端接收從鎖相電路輸出的信號(hào)，計(jì)數(shù)器U4在工作時(shí)鐘CLK上升沿啟動(dòng)計(jì)數(shù)；計(jì)數(shù)器U4的數(shù)據(jù)輸入端DO D3的配置可根據(jù)需要進(jìn)行改變，從而確定輸出時(shí)鐘個(gè)數(shù)；計(jì)數(shù)器U4的反饋輸入端CF固定連接至高電平，當(dāng)計(jì)數(shù)器數(shù)值達(dá)到預(yù)設(shè)值時(shí)，計(jì)數(shù)器U4的輸出信號(hào)Qz端輸出為高電平，該上升沿作用于D觸發(fā)器時(shí)鐘啟動(dòng)停止電路中U3A的CLK端，使D觸發(fā)器U3A的數(shù)據(jù)輸出端Q輸出高電平，用此信號(hào)控制鎖相電路模塊中D觸發(fā)器U3B的直接置位端S，使D觸發(fā)器U3B的數(shù)據(jù)輸出端Q輸出高電平，停止時(shí)鐘信號(hào)輸出；同時(shí)，該上升沿還作用于計(jì)數(shù)器U4的置數(shù)控制端，將計(jì)數(shù)器U4重新置位，再次處于等待轉(zhuǎn)換狀態(tài)。
權(quán)利要求1.一種基于D觸發(fā)器和計(jì)數(shù)器邏輯組合的時(shí)鐘產(chǎn)生控制電路，其特征在于:包括時(shí)鐘基準(zhǔn)電路、鎖相電路、時(shí)鐘啟動(dòng)停止電路以及脈沖計(jì)數(shù)電路；時(shí)鐘基準(zhǔn)電路輸出一定頻率的時(shí)鐘信號(hào)至鎖相電路；鎖相電路對(duì)從時(shí)鐘基準(zhǔn)電路輸出的時(shí)鐘信號(hào)進(jìn)行同步鎖相，同步鎖相后的輸出信號(hào)分為兩路，一路作為時(shí)鐘產(chǎn)生控制電路的輸出信號(hào)，另一路輸入至脈沖計(jì)數(shù)電路；脈沖計(jì)數(shù)電路接收同步鎖相后的時(shí)鐘信號(hào)，對(duì)時(shí)鐘個(gè)數(shù)進(jìn)行計(jì)數(shù)并在計(jì)數(shù)達(dá)到預(yù)設(shè)值時(shí)輸出信號(hào)至?xí)r鐘啟動(dòng)停止電路；時(shí)鐘啟動(dòng)停止電路同時(shí)接收脈沖計(jì)數(shù)電路輸出的信號(hào)以及外部啟動(dòng)信號(hào)，輸出同步鎖相啟動(dòng)信號(hào)或者同步鎖相停止信號(hào)至鎖相電路。
2.根據(jù)權(quán)利要求1所述的一種基于D觸發(fā)器和計(jì)數(shù)器邏輯組合的時(shí)鐘產(chǎn)生控制電路，其特征在于:還包括對(duì)脈沖計(jì)數(shù)電路以及時(shí)鐘啟動(dòng)停止電路進(jìn)行清零操作的上電清零電路。
3.根據(jù)權(quán)利要求2所述的一種基于D觸發(fā)器和計(jì)數(shù)器邏輯組合的時(shí)鐘產(chǎn)生控制電路，其特征在于:所述上電清零電路包括電阻R、電容C和施密特觸發(fā)器U2A ；電阻R的一端接地，另外一端接至電容C，電容C的另一端接電源，電阻R和電容C的公共端接至施密特觸發(fā)器U2A的一端，施密特觸發(fā)器U2A的另一端作為上電清零電路的輸出端同時(shí)接至脈沖計(jì)數(shù)電路以及時(shí)鐘啟動(dòng)停止電路。
4.根據(jù)權(quán)利要求3所述的一種基于D觸發(fā)器和計(jì)數(shù)器邏輯組合的時(shí)鐘產(chǎn)生控制電路，其特征在于:所述的時(shí)鐘基準(zhǔn)電路為有源晶體振蕩器Y1。
5.根據(jù)權(quán)利要求3所述的一種基于D觸發(fā)器和計(jì)數(shù)器邏輯組合的時(shí)鐘產(chǎn)生控制電路，其特征在于:所述鎖相電路包括D觸發(fā)器U3B以及或邏輯門UlB ;從時(shí)鐘基準(zhǔn)電路輸入的時(shí)鐘信號(hào)分別接至D觸發(fā)器U3B的工作時(shí)鐘CLK端以及或邏輯門UlB的一個(gè)輸入端，或邏輯門UlB的另一個(gè)輸入端接至D觸發(fā)器U3B的數(shù)據(jù)輸出端Q ;或邏輯門UlB的輸出端作為鎖相電路的信號(hào)輸出端。
6.根據(jù)權(quán)利要求3所述的一種基于D觸發(fā)器和計(jì)數(shù)器邏輯組合的時(shí)鐘產(chǎn)生控制電路，其特征在于:所述脈沖 計(jì)數(shù)電路為計(jì)數(shù)器U4，計(jì)數(shù)器U4的工作時(shí)鐘CLK端接鎖相電路的信號(hào)輸出端，計(jì)數(shù)器U4的輸出信號(hào)端Qz作為脈沖計(jì)數(shù)電路的輸出端。
7.根據(jù)權(quán)利要求6所述的一種基于D觸發(fā)器和計(jì)數(shù)器邏輯組合的時(shí)鐘產(chǎn)生控制電路，其特征在于:所述時(shí)鐘啟動(dòng)停止電路包括D觸發(fā)器U3A，所述的D觸發(fā)器U3A的工作時(shí)鐘CLK端接計(jì)數(shù)器U4的輸出信號(hào)端QZ，D觸發(fā)器U3A的數(shù)據(jù)輸出端Q接至所述D觸發(fā)器U3B的直接置位端S，D觸發(fā)器U3A的直接復(fù)位端R接至外部啟動(dòng)信號(hào)。
專利摘要一種基于D觸發(fā)器和計(jì)數(shù)器邏輯組合的時(shí)鐘產(chǎn)生控制電路，包括時(shí)鐘基準(zhǔn)電路、鎖相電路、時(shí)鐘啟動(dòng)停止電路以及脈沖計(jì)數(shù)電路；時(shí)鐘基準(zhǔn)電路輸出一定頻率的時(shí)鐘信號(hào)至鎖相電路；鎖相電路對(duì)輸入的時(shí)鐘信號(hào)進(jìn)行同步鎖相，同步鎖相后的信號(hào)作為時(shí)鐘產(chǎn)生控制電路的輸出信號(hào)并同時(shí)送至脈沖計(jì)數(shù)電路；脈沖計(jì)數(shù)電路對(duì)同步鎖相后的信號(hào)所包含的時(shí)鐘個(gè)數(shù)進(jìn)行計(jì)數(shù)，計(jì)數(shù)達(dá)到預(yù)設(shè)值時(shí)脈沖計(jì)數(shù)電路輸出信號(hào)至?xí)r鐘啟動(dòng)停止電路；時(shí)鐘啟動(dòng)停止電路接收脈沖計(jì)數(shù)電路輸出的信號(hào)以及外加的啟動(dòng)信號(hào)，產(chǎn)生同步鎖相啟動(dòng)信號(hào)或者同步鎖相停止信號(hào)送至鎖相電路。本實(shí)用新型基于D觸發(fā)器、計(jì)數(shù)器以及各種邏輯組合的硬件電路，通過同步設(shè)計(jì)實(shí)現(xiàn)即定周期的完整時(shí)鐘信號(hào)輸出。
文檔編號(hào)H03L7/099GK202918271SQ20122052496
公開日2013年5月1日 申請(qǐng)日期2012年10月15日 優(yōu)先權(quán)日2012年10月15日
發(fā)明者趙筱琳, 石志成, 王蕓, 陸曉峰 申請(qǐng)人:北京空間機(jī)電研究所