專利名稱：時(shí)鐘無縫切換系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本技術(shù)主要應(yīng)用于可靠性要求極高的時(shí)間頻率系統(tǒng)之中，如電信通信系統(tǒng)和現(xiàn)代衛(wèi)星定位與導(dǎo)航系統(tǒng)中，都有非常廣泛且重要的應(yīng)用。
背景技術(shù)：
在電信通信系統(tǒng)以及現(xiàn)代衛(wèi)星定位與導(dǎo)航系統(tǒng)中，整個(gè)系統(tǒng)的頻率基準(zhǔn)源是系統(tǒng)運(yùn)行的根本，需要確保持續(xù)工作、穩(wěn)定可靠。因此這類系統(tǒng)中通常都有多個(gè)時(shí)鐘基準(zhǔn):主時(shí)鐘和備份時(shí)鐘。在主時(shí)鐘出現(xiàn)故障時(shí)，需要迅速甚至無縫地切換到備份時(shí)鐘上，最大程度地保證系統(tǒng)不受到主時(shí)鐘故障的影響。穩(wěn)定可靠的時(shí)鐘基準(zhǔn)源是現(xiàn)代許多大型電子系統(tǒng)持續(xù)、可靠運(yùn)行的關(guān)鍵之一。然而任何電子產(chǎn)品都是有一定故障率的，時(shí)鐘基準(zhǔn)源也不例外，時(shí)鐘基準(zhǔn)的故障直接影響到整個(gè)系統(tǒng)的正常工作。為了盡量減小時(shí)鐘基準(zhǔn)故障對整個(gè)系統(tǒng)運(yùn)行的影響，在這些系統(tǒng)中，通常除了主時(shí)鐘基準(zhǔn)外，還特意增加備份時(shí)鐘基準(zhǔn)。當(dāng)主時(shí)鐘基準(zhǔn)發(fā)生故障時(shí)，以最快的速度切換到備份時(shí)鐘上，保障系統(tǒng)的繼續(xù)運(yùn)行。由此產(chǎn)生了時(shí)鐘切換技術(shù)。時(shí)鐘基準(zhǔn)信號(hào)通常為正弦交流模擬信號(hào)，傳統(tǒng)的切換技術(shù)多是直接基于模擬正弦信號(hào)的切換方法。對所有實(shí)際的切換器件，都有一定的切換時(shí)間(Switch Time)，切換時(shí)間由閉合時(shí)間(Turn-On Time)和關(guān)斷時(shí)間(Turn-Off Time)構(gòu)成。由于關(guān)斷時(shí)間通常要比閉合時(shí)間短，即實(shí)際切換器件的切換動(dòng)態(tài)特性通常都是先關(guān)斷，經(jīng)過一個(gè)小的時(shí)間間隔(通常稱為“切換死區(qū)”)后，才閉合。因此最終切換輸出的信號(hào)并不連續(xù)，會(huì)有一個(gè)較小時(shí)間間隔的中斷，因此產(chǎn)生了畸變。如圖2所示，采用傳統(tǒng)的直接切換方法，對相位并未對齊的主時(shí)鐘和備份時(shí)鐘切換時(shí)，輸出的時(shí)鐘基準(zhǔn)信號(hào)波形不僅產(chǎn)生了畸變，而且切換前后的相位也發(fā)生了變化，在切換前，輸出相位與主時(shí)鐘一致，切換后，輸出相位與備份時(shí)鐘一致。傳統(tǒng)切換方法也有先調(diào)整相位使之對齊，再進(jìn)行切換的，如圖3所示，雖然這種方法保證了輸出時(shí)鐘信號(hào)的相位不變，但切換輸出仍產(chǎn)生了畸變。在現(xiàn)代衛(wèi)星定位與導(dǎo)航系統(tǒng)的應(yīng)用中，頻率基準(zhǔn)信號(hào)即使有這樣短時(shí)間的畸變或者相位變化，都會(huì)造成設(shè)備通信的誤碼和失鎖。因此傳統(tǒng)的時(shí)鐘切換方法顯然難以滿足這樣的應(yīng)用要求。

發(fā)明內(nèi)容
本發(fā)明的技術(shù)解決問題:克服傳統(tǒng)直接切換方法中，實(shí)際切換器件在切換期間的動(dòng)態(tài)特性，造成的切換輸出信號(hào)波形畸變的問題，以及切換前后輸出信號(hào)相位發(fā)生變化的問題，提供一種時(shí)鐘無縫切換系統(tǒng)。本發(fā)明的技術(shù)解決方案:時(shí)鐘無縫切換系統(tǒng)，包括高精度移相電路、參考時(shí)鐘電路、FPGA電路、積分式模擬延展電路、異步串行通信電路、參數(shù)存儲(chǔ)電路和主時(shí)鐘輸出電路；所述的高精度移相電路包括主、備兩路信號(hào)調(diào)理與變換電路和DDS精密調(diào)相電路；每路信號(hào)調(diào)理與變換電路對外部輸入的時(shí)鐘基準(zhǔn)進(jìn)行調(diào)理變換成差分時(shí)鐘信號(hào)，差分時(shí)鐘信號(hào)作為該路DDS精密調(diào)相電路的參考時(shí)鐘，DDS精密調(diào)相電路在FPGA電路的控制下生成相位可精密調(diào)整的標(biāo)準(zhǔn)CMOS電平的時(shí)鐘信號(hào)給FPGA電路；參考時(shí)鐘電路:將外部輸入的參考時(shí)鐘信號(hào)轉(zhuǎn)變?yōu)闃?biāo)準(zhǔn)CMOS電平的時(shí)鐘信號(hào)輸出至FPGA電路；FPGA電路:根據(jù)接收的主時(shí)鐘信號(hào)和參考時(shí)鐘信號(hào)生成一路相位差脈沖，根據(jù)備時(shí)鐘信號(hào)和參考時(shí)鐘信號(hào)生成另一路相位差脈沖；并將生成的兩路相位差脈沖發(fā)送至積分式模擬延展電路；接收積分式模擬延展電路返回的兩路積分脈沖并分別計(jì)數(shù)測量，記為h、t2，當(dāng)tpt2相等且從上位計(jì)算機(jī)接收到主備時(shí)鐘切換指令時(shí)，進(jìn)行主備時(shí)鐘切換，輸出方波時(shí)鐘信號(hào)至主時(shí)鐘輸出電路；否則根據(jù)tpt2得到主備時(shí)鐘信號(hào)之間的相位差，并根據(jù)相位差生成相位調(diào)整指令，控制備份通路中的DDS精密調(diào)相電路進(jìn)行相位調(diào)整；積分式模擬延展電路:在一個(gè)相位差脈沖時(shí)間間隔內(nèi)，對積分電容進(jìn)行充電，在相位差脈沖結(jié)束后，積分電容進(jìn)行放電，積分電容的充電和放電過程形成積分電壓，并將積分電壓比較整形成標(biāo)準(zhǔn)CMOS電平的積分脈沖，并將該積分脈沖發(fā)送至FPGA電路；異步串行通信電路JfFPGA電路和上位計(jì)算機(jī)串口相連，用于與上位計(jì)算機(jī)通信，實(shí)時(shí)上報(bào)輸入信號(hào)的狀態(tài)、當(dāng)前主時(shí)鐘設(shè)置參數(shù)以及當(dāng)前主備時(shí)鐘之間的相位差；同時(shí)接收上位計(jì)算機(jī)發(fā)出的主備時(shí)鐘切換指令；參數(shù)存儲(chǔ)電路:與FGAP電路相連接，用于存儲(chǔ)延遲修正參數(shù)和主時(shí)鐘設(shè)置參數(shù)；主時(shí)鐘輸出電路:將FPGA電路送至的方波時(shí)鐘信號(hào)進(jìn)行放大和濾波，變換成正弦交流時(shí)鐘信號(hào)。所述的積分式模擬延展電路包括高速開關(guān)器、JFET積分延展器、高速比較器、充電參考電平電路和放電參考電平電路；高速開關(guān)器根據(jù)輸入的相位差脈沖，控制充電參考電平電路在內(nèi)插脈沖時(shí)間間隔內(nèi)對JFET積分延展器中的積分電容進(jìn)行充電，在內(nèi)插脈沖結(jié)束后，由積分電容對放電參考電平電路進(jìn)行放電，積分電容的充電和放電過程形成積分電壓輸出給高速比較器；高速比較器將積分電壓比較整形成標(biāo)準(zhǔn)CMOS電平的積分脈沖送至FPGA電路。所述放電與充電的時(shí)間常數(shù)比至少1000。所述的兩路相位差脈沖的生成分別為:在主時(shí)鐘信號(hào)和參考時(shí)鐘的相同沿之間形成一個(gè)相位差脈沖；在備時(shí)鐘信號(hào)和參考時(shí)鐘的相同沿之間形成另一路相位差脈沖。所述的相位差脈沖寬度大于Ttl, T0為參考時(shí)鐘的一個(gè)周期。所述的相位差脈沖寬度工程上Ttl 2T。。所述的積分電容工程上一般選取100pF-lnF。本發(fā)明的原理:要做到對頻率基準(zhǔn)信號(hào)的真正無縫切換，首先應(yīng)解決切換時(shí)間問題，由于任何實(shí)際切換器件都存在“切換死區(qū)”。對數(shù)字切換器件來說，“切換死區(qū)”時(shí)間內(nèi)切換器件輸出為低電平。因此最適合無縫切換的方法是采用數(shù)字切換的方法，本發(fā)明綜合運(yùn)用相位精密測量技術(shù)和高精度移相技術(shù)，先使主、備時(shí)鐘之間的相位對齊，再通過數(shù)字切換技術(shù)，在時(shí)鐘的下降沿(低電平期間)進(jìn)行主、備時(shí)鐘切換，避免了切換時(shí)間對輸出主時(shí)鐘波形產(chǎn)生的影響，最終實(shí)現(xiàn)了真正意義上的無縫切換。本發(fā)明所述的數(shù)字無縫切換技術(shù)的原理如所圖4所示:對輸入的模擬正弦主時(shí)鐘信號(hào)與備份時(shí)鐘信號(hào)進(jìn)行高速比較，變換為數(shù)字的方波主時(shí)鐘信號(hào)和備份時(shí)鐘信號(hào)，通過FPGA電路進(jìn)行比相和測相，并根據(jù)相位測量結(jié)果，調(diào)整高精度移相電路輸出信號(hào)的相位，使之對齊，F(xiàn)PGA芯片內(nèi)部邏輯模塊無縫切換器在時(shí)鐘下降沿進(jìn)行主、備切換，這樣，由于時(shí)鐘下降沿之后，是半個(gè)周期的低電平時(shí)間，而數(shù)字切換器件的“切換死區(qū)”時(shí)間內(nèi)(通常遠(yuǎn)小于時(shí)鐘的半個(gè)周期時(shí)間)也將輸出低電平，因此切換過程對輸出波形不產(chǎn)生任何影響，切換輸出的方波信號(hào)與主時(shí)鐘信號(hào)或備份時(shí)鐘信號(hào)的波形完全一樣。由于數(shù)字的方波信號(hào)并不適合頻率基準(zhǔn)的遠(yuǎn)距離傳輸，因此需要將切換輸出的方波信號(hào)經(jīng)過放大和低相位噪聲的有源濾波，使最終輸出主時(shí)鐘信號(hào)變換為單頻的正弦交流信號(hào)。本發(fā)明與其他切換技術(shù)相比的優(yōu)點(diǎn)在于:(I)綜合使用精密相位測量技術(shù)、高精度移相技術(shù)和數(shù)字切換技術(shù)，先將主、備時(shí)鐘間相位對齊，再在時(shí)鐘的低電平期間進(jìn)行數(shù)字切換，實(shí)現(xiàn)了主、備時(shí)鐘之間的無縫切換，完全消除了器件切換時(shí)間對輸出時(shí)鐘信號(hào)波形和相位的影響。(2)采用了高性能的運(yùn)算放大器件，對數(shù)字切換輸出的方波信號(hào)進(jìn)行低噪聲放大和高階、低相位噪聲的有源濾波，使最終輸出的頻率基準(zhǔn)為正弦交流信號(hào)，可遠(yuǎn)距離傳輸應(yīng)用。


圖1為本發(fā)明的總體原理框圖；圖2為本發(fā)明的傳統(tǒng)模擬直接切換方法示意圖；圖3為本發(fā)明的傳統(tǒng)先調(diào)相再切換方法示意圖；圖4為本發(fā)明的數(shù)字無縫切換方法示意圖；圖5為本發(fā)明的信號(hào)調(diào)理與變換電路圖；圖6為本發(fā)明的DDS精細(xì)相位調(diào)整電路圖；圖7為本發(fā)明的參考時(shí)鐘電路圖；圖8為本發(fā)明的FPGA電路圖；圖9為本發(fā)明的積分式模擬延展電路圖；圖10為本發(fā)明的主時(shí)鐘輸出電路圖；圖11為本發(fā)明的異步串行通信電路圖；圖12為本發(fā)明的FPGA程序流程圖。
具體實(shí)施例方式下面結(jié)合附圖及實(shí)例對本發(fā)明做詳細(xì)說明，具體如下:如圖1所示，本發(fā)明的硬件電路主要由高精度移相電路1、參考時(shí)鐘電路2、FPGA電路3、積分式模擬延展電路4、串口通信電路5、參數(shù)存儲(chǔ)電路6以及主時(shí)鐘輸出電路7組成。
一、高精度移相電路I如圖1所示，高精度移相電路具體包含信號(hào)調(diào)理與變換電路11和DDS精密調(diào)相電路12。信號(hào)調(diào)理與變換電路11將外部輸入的主、備時(shí)鐘經(jīng)過調(diào)理和變換后，為DDS精密調(diào)相電路提供差分時(shí)鐘信號(hào)。DDS精密調(diào)相電路12在FPGA電路3的控制下生成相位可精密調(diào)整的標(biāo)準(zhǔn)CMOS電平的時(shí)鐘信號(hào)給FPGA電路3。其中輸入的主時(shí)鐘信號(hào)有且只有一路，備份時(shí)鐘信號(hào)至少一路。在圖1的不例中，輸入的時(shí)鐘信號(hào)共有一路主時(shí)鐘A和兩路備份時(shí)鐘 B、C。如圖5所示，為輸入主時(shí)鐘信號(hào)A的調(diào)理與變換電路原理圖，備份時(shí)鐘B、C的調(diào)理與變換電路與之相同。調(diào)理與變換電路具體包括有電阻匹配/衰減電路、交流/直流耦合電路和單端信號(hào)到差分信號(hào)轉(zhuǎn)換電路。輸入時(shí)鐘信號(hào)的阻抗匹配與衰減采用的是Π型電阻網(wǎng)絡(luò)。輸入信號(hào)的耦合方式可選擇交流耦合方式或者直流耦合方式。單端信號(hào)到差分信號(hào)轉(zhuǎn)換電路采用差分接收器芯片MC100LVEL16(圖中D7)，該器件輸出低共模噪聲的差分時(shí)鐘信號(hào)最終送至該通路的DDS精密調(diào)相電路12。如圖6所示，為輸入主時(shí)鐘信號(hào)A的DDS精密調(diào)相電路原理圖，備份時(shí)鐘B、C的DDS精密調(diào)相電路與之相同。DDS精密調(diào)相電路12以差分時(shí)鐘為參考時(shí)鐘，在FPGA電路3的控制下生成相位可精密調(diào)整的標(biāo)準(zhǔn)CMOS電平的時(shí)鐘信號(hào)，送至FPGA電路3中的比相器311。DDS器件采用ADI公司的AD9852 (圖中D3)，它具備14位相位調(diào)整精度，具有很小的抖動(dòng)和很低的相位噪聲，并在片內(nèi)集成有高速比較器。二、參考時(shí)鐘電路2如圖1所示，參考時(shí)鐘電路2與外部輸入的參考時(shí)鐘信號(hào)相連，將外部輸入的參考時(shí)鐘信號(hào)轉(zhuǎn)變成CMOS標(biāo)準(zhǔn)電平的時(shí)鐘信號(hào)，送至FPGA電路3，為其中的比相器311和測相器312提供參考時(shí)鐘。如圖7所示，參考時(shí)鐘電路2具體包括電阻匹配/衰減電路、交流/直流耦合電路和高速比較器電路。輸入信號(hào)的阻抗匹配與衰減采用的是Π型電阻網(wǎng)絡(luò)。輸入信號(hào)的耦合方式可選擇交流耦合方式或者直流耦合方式。高速比較電路所采用的核心器件為MAX961超高速比較器。三、FPGA電路 3如圖1所示，F(xiàn)PGA電路3具體包括FPGA芯片31和FPGA配置芯片32。其中FPGA芯片31是作為主要控制邏輯、比相、測相、調(diào)相、無縫切換、異步串行通信以及參數(shù)存儲(chǔ)的核心處理器。FPGA芯片31內(nèi)部邏輯程序主要分為以下幾個(gè)部分:比相器311、測相器312、調(diào)相器313、無縫切換器314、異步串行通信邏輯315以及參數(shù)存取邏輯316。主要功能匕相器311根據(jù)接收的主時(shí)鐘信號(hào)和參考時(shí)鐘信號(hào)生成一路相位差脈沖，根據(jù)備份時(shí)鐘信號(hào)和參考時(shí)鐘信號(hào)生成另一路相位差脈沖(當(dāng)備份時(shí)鐘信號(hào)有兩路時(shí)，則每路備份時(shí)鐘信號(hào)都需要與參考時(shí)鐘信號(hào)生成一路相位差脈沖)；并將生成的幾路相位差脈沖(以兩路備份時(shí)鐘信號(hào)為例，共生成三路相位差脈沖)發(fā)送至積分式模擬延展電路4 ;測相器312接收積分式模擬延展電路4返回的三路積分脈沖并分別計(jì)數(shù)測量，測量結(jié)果記為t2、t3并發(fā)送至調(diào)相器33，調(diào)相器313判斷tpt2相等且從上位計(jì)算機(jī)接收到主備時(shí)鐘切換指令時(shí)，通知無縫切換器314進(jìn)行主備時(shí)鐘切換(即切換至t2對應(yīng)的備份時(shí)鐘信號(hào))，輸出方波時(shí)鐘信號(hào)至主時(shí)鐘輸出電路7 ;當(dāng)tpt2不相等時(shí)，調(diào)相器313根據(jù)tpt2得到主備時(shí)鐘信號(hào)的相位差，并根據(jù)相位差生成相位調(diào)整指令，控制備份通路中的DDS精密調(diào)相電路進(jìn)行相位調(diào)整。調(diào)相器313針對t3的判斷及處理同上，達(dá)到t3對應(yīng)的備份時(shí)鐘信號(hào)能夠與主時(shí)鐘信號(hào)無縫切換的目的。如圖8所示，是FPGA電路原理圖。FPGA電路中的電源模塊使用的是TI公司的PTH04070WAD (圖中的 N1、N2)。FPGA 芯片 Dl 采用 Cyclone II 系列 EP2C20F256I8，它具有大容量邏輯單元、低成本的優(yōu)勢；配置芯片D2采用EPCS4I8。FPGA程序的流程圖如圖12所示。電路上電初始化后，首先會(huì)檢測輸入時(shí)鐘的在線狀態(tài)。若三路時(shí)鐘輸入均無時(shí)鐘信號(hào)，則產(chǎn)生報(bào)警信號(hào)，通過LED指示燈直觀顯示，并通過串口通信將時(shí)鐘在線狀態(tài)上傳給上位計(jì)算機(jī)。否則向EEPROM讀取有關(guān)的初始化參數(shù)，例如包括主鐘設(shè)置參數(shù)、延遲修正參數(shù)，接著對主鐘輸出進(jìn)行設(shè)置，并對測量進(jìn)行初始化校準(zhǔn)。設(shè)置與初始化校準(zhǔn)完成后，開始實(shí)時(shí)測量輸入時(shí)鐘之間的相位差，若輸入時(shí)鐘相位不一致，則輸出相位調(diào)整命令，直至相位對齊，并在接收到上位計(jì)算機(jī)發(fā)送的主備時(shí)鐘切換指令時(shí)，進(jìn)行主備時(shí)鐘無縫切換。在上電初始化后，串口通信邏輯模塊的串口接收緩沖FIFO不斷接收上位計(jì)算機(jī)發(fā)送的數(shù)據(jù)，并進(jìn)行幀同步檢測和命令參數(shù)譯碼，將收到的命令與參數(shù)分發(fā)到相應(yīng)的邏輯模塊。同時(shí)串口通信的發(fā)送鏈路將主備時(shí)鐘間相位差測量結(jié)果、輸入時(shí)鐘狀態(tài)、當(dāng)前主鐘設(shè)置參數(shù)信息，打包形成發(fā)送幀，送入串口發(fā)送緩沖FIFO，通過串口電路上傳給上位計(jì)算機(jī)。四、積分式模擬延展電路4積分式模擬延展電路4主要功能:在一個(gè)內(nèi)插脈沖時(shí)間間隔內(nèi)，對積分電容進(jìn)行充電，在內(nèi)插脈沖結(jié)束后，積分電容進(jìn)行放電，積分電容的充電和放電過程形成積分電壓，將積分電壓比較整形成標(biāo)準(zhǔn)CMOS電平的積分脈沖，并將該積分脈沖送至FPGA電路3 ；積分式模擬延展電路4包括高速開關(guān)器41、JFET積分延展器42、高速比較器43、充電參考電平電路44和放電參考電平電路45 ;高速開關(guān)器41根據(jù)輸入的內(nèi)插脈沖，控制充電參考電平電路44在內(nèi)插脈沖時(shí)間間隔內(nèi)對JFET積分延展器42中的積分電容進(jìn)行充電，在內(nèi)插脈沖結(jié)束后，由積分電容對放電參考電平電路45進(jìn)行放電，積分電容的充電和放電過程形成積分電壓輸出給高速比較器43 ；高速比較器43將積分電壓比較整形成標(biāo)準(zhǔn)CMOS電平的積分脈沖送至FPGA電路3。如圖9所示，積分式模擬延展電路4的核心器件包括參考電平芯片LM336，高速開關(guān)器MAX4614，JFET運(yùn)算放大器TLE2072I以及高速比較器MAX9142。積分式模擬延展電路4中的5V參考電平電路由LM336_5(圖中D16)芯片生成，用于JFET積分延展器32的充電過程；-2.5V參考電平電路由LM336-2.5(圖中D20)芯片生成，用于JFET積分延展器32的放電過程。充電電阻(圖中R214和R215)和放電電阻(圖中R230和R231)，宜選用高頻性能好、溫度系數(shù)性能優(yōu)良，精度較高的電阻。充電電阻阻值與放電電阻阻值的比值不大于I: 1000，例如，充電電阻阻值設(shè)計(jì)為Ik歐姆，放電電阻阻值設(shè)計(jì)為IM歐姆。高速開關(guān)器41控制著對JFET積分延展器42的充電和放電過程，在內(nèi)插脈沖時(shí)間間隔內(nèi)，高速模擬開關(guān)導(dǎo)通，5V參考電平對JFET積分延展器中的積分電容(圖中的C148和C149)進(jìn)行充電；相位差脈沖結(jié)束后，高速模擬開關(guān)關(guān)閉，積分電容對-2.5V參考電平進(jìn)行放電。高速開關(guān)器41選用美信公司的MAX4614，其特點(diǎn)是四通道、開關(guān)速度快、導(dǎo)通電阻非常小，關(guān)閉漏電流也非常小。JFET積分延展器42是積分式模擬延展電路的核心，JFET運(yùn)算放大器選用TI公司的TLE2072I，其最大特點(diǎn)是輸入阻抗非常高，因此在積分電容充電和放電過程中的泄漏電流就非常小，因泄漏電流造成的測量誤差也就非常小。單片TLE2072I可以同時(shí)可以滿足兩路內(nèi)插脈沖的積分延展測量。積分電容(圖中的C148和C149)要選用溫度系數(shù)性能優(yōu)良、低介質(zhì)損耗、容值穩(wěn)定性高和絕緣電阻高的I類瓷電容器。容值大小的選取是綜合考慮JFET運(yùn)算放大器供電電壓和測量時(shí)間間隔內(nèi)達(dá)到的積分電壓，圖中電路設(shè)計(jì)選取的容值為IOOpF,工程上一般選取 100pF-1nF。高速比較器43將JFET積分延展器42輸出的積分電壓轉(zhuǎn)換為CMOS電平的積分脈沖，輸出給FPGA電路3進(jìn)行測量。本發(fā)明采用的高速比較器43是美信公司的MAX9142，它具有高速、低功耗、雙通道、單電源供電等特點(diǎn)。五、串口通信電路5、參數(shù)存儲(chǔ)電路6異步串行通信電路5:將FPGA電路3和上位計(jì)算機(jī)串口相連，用于與上位計(jì)算機(jī)通信，實(shí)時(shí)上報(bào)輸入信號(hào)的狀態(tài)、主時(shí)鐘設(shè)置參數(shù)以及主備時(shí)鐘間相位差測量結(jié)果；參數(shù)存儲(chǔ)電路6 :與FGAP電路3相連接，由一片串行接口 EEPROM存儲(chǔ)器構(gòu)成，用于存儲(chǔ)延遲修正參數(shù)。如圖11所示，異步串行通信電路5的主要功能是電平轉(zhuǎn)換，將FPGA芯片輸出的CMOS電平的通用異步串行通信總線信號(hào)，轉(zhuǎn)換為標(biāo)準(zhǔn)RS232信號(hào)，這樣可直接與計(jì)算機(jī)串口連接通信。串口通信電路采用的核心器件為美信公司的MAX3232ESE，是一款低功耗、雙通道的標(biāo)準(zhǔn)RS-232收發(fā)器。六、主時(shí)鐘輸出電路7主時(shí)鐘輸出電路7將FPGA電路送至的方波時(shí)鐘信號(hào)經(jīng)過放大、濾波，變換成正弦交流時(shí)鐘信號(hào)。如圖10所示，是主時(shí)鐘輸出電路原理圖。FPGA電路3輸出的方波主時(shí)鐘信號(hào)經(jīng)過了運(yùn)算放大器放大和六階濾波，最終將方波轉(zhuǎn)變?yōu)榻涣髡也ㄝ敵?。電路所采用的核心器為AD公司的ADA4899-1(圖中D50，D51和D52)。圖中SMA插座(圖中X19)為最終的正弦交流主時(shí)鐘信號(hào)的對外輸出端。本發(fā)明說明書中未作詳細(xì)描述的內(nèi)容屬于本領(lǐng)域?qū)I(yè)技術(shù)人員的公知技術(shù)。
權(quán)利要求
1.時(shí)鐘無縫切換系統(tǒng)，其特征在于包括:高精度移相電路(I)、參考時(shí)鐘電路(2)、FPGA電路(3)、積分式模擬延展電路(4)、異步串行通信電路(5)、參數(shù)存儲(chǔ)電路(6)和主時(shí)鐘輸出電路(7)； 所述的高精度移相電路(I)包括主、備兩路信號(hào)調(diào)理與變換電路和DDS精密調(diào)相電路；每路信號(hào)調(diào)理與變換電路對外部輸入的時(shí)鐘基準(zhǔn)進(jìn)行調(diào)理變換成差分時(shí)鐘信號(hào)，差分時(shí)鐘信號(hào)作為該路DDS精密調(diào)相電路的參考時(shí)鐘，DDS精密調(diào)相電路在FPGA電路(3)的控制下生成相位可精密調(diào)整的標(biāo)準(zhǔn)CMOS電平的時(shí)鐘信號(hào)給FPGA電路(3)； 參考時(shí)鐘電路(2):將外部輸入的參考時(shí)鐘信號(hào)轉(zhuǎn)變?yōu)闃?biāo)準(zhǔn)CMOS電平的時(shí)鐘信號(hào)輸出至FPGA電路(3)； FPGA電路(3):根據(jù)接收的主時(shí)鐘信號(hào)和參考時(shí)鐘信號(hào)生成一路相位差脈沖，根據(jù)備時(shí)鐘信號(hào)和參考時(shí)鐘信號(hào)生成另一路相位差脈沖；并將生成的兩路相位差脈沖發(fā)送至積分式模擬延展電路(4);接收積分式模擬延展電路(4)返回的兩路積分脈沖并分別計(jì)數(shù)測量，記為tp t2,當(dāng)tp t2相等且從上位計(jì)算機(jī)接收到主備時(shí)鐘切換指令時(shí)，進(jìn)行主備時(shí)鐘切換，輸出方波時(shí)鐘信號(hào)至主時(shí)鐘輸出電路(7);否則根據(jù)&得到主備時(shí)鐘信號(hào)之間的相位差，并根據(jù)相位差生成相位調(diào)整指令，控制備份通路中的DDS精密調(diào)相電路進(jìn)行相位調(diào)整； 積分式模擬延展電路(4):在一個(gè)相位差脈沖時(shí)間間隔內(nèi)，對積分電容進(jìn)行充電，在相位差脈沖結(jié)束后，積分電容進(jìn)行放電，積分電容的充電和放電過程形成積分電壓，并將積分電壓比較整形成標(biāo)準(zhǔn)CMOS電平的積分脈沖，并將該積分脈沖發(fā)送至FPGA電路(3)； 異步串行通信電路(5):將FPGA電路(3)和上位計(jì)算機(jī)串口相連，用于與上位計(jì)算機(jī)通信，實(shí)時(shí)上報(bào)輸入信號(hào)的狀態(tài)、當(dāng)前主時(shí)鐘設(shè)置參數(shù)以及當(dāng)前主備時(shí)鐘之間的相位差；同時(shí)接收上位計(jì)算機(jī)發(fā)出的主備時(shí)鐘切換指令； 參數(shù)存儲(chǔ)電路出):與FGAP電路(3)相連接，用于存儲(chǔ)延遲修正參數(shù)和主時(shí)鐘設(shè)置參數(shù)；` 主時(shí)鐘輸出電路(7) ^fFPGA電路送至的的方波時(shí)鐘信號(hào)進(jìn)行放大和濾波，變換成正弦交流時(shí)鐘信號(hào)。
2.根據(jù)權(quán)利要求1所述的時(shí)鐘無縫切換系統(tǒng)，其特征在于:所述的積分式模擬延展電路(4)包括高速開關(guān)器(41)、JFET積分延展器(42)、高速比較器(43)、充電參考電平電路(44)和放電參考電平電路(45)； 高速開關(guān)器(41)根據(jù)輸入的相位差脈沖，控制充電參考電平電路(44)在內(nèi)插脈沖時(shí)間間隔內(nèi)對JFET積分延展器(42)中的積分電容進(jìn)行充電，在內(nèi)插脈沖結(jié)束后，由積分電容對放電參考電平電路(45)進(jìn)行放電，積分電容的充電和放電過程形成積分電壓輸出給高速比較器(43);高速比較器(43)將積分電壓比較整形成標(biāo)準(zhǔn)CMOS電平的積分脈沖送至FPGA 電路(3)。
3.根據(jù)權(quán)利要求2所述的時(shí)鐘無縫切換系統(tǒng)，其特征在于:所述放電與充電的時(shí)間常數(shù)比至少1000。
4.根據(jù)權(quán)利要求1所述的時(shí)鐘無縫切換系統(tǒng)，其特征在于:所述的兩路相位差脈沖的生成分別為:在主時(shí)鐘信號(hào)和參考時(shí)鐘的相同沿之間形成一個(gè)相位差脈沖；在備時(shí)鐘信號(hào)和參考時(shí)鐘的相同沿之間形成另一路相位差脈沖。
5.根據(jù)權(quán)利要求1或4所述的時(shí)鐘無縫切換系統(tǒng)，其特征在于:所述的相位差脈沖寬度大于Ttl, T0為參考時(shí)鐘的一個(gè)周期。
6.根據(jù)權(quán)利要求5所述的時(shí)鐘無縫切換系統(tǒng)，其特征在于:所述的相位差脈沖寬度工程上Ttl 2T。。
7.根據(jù)權(quán)利要求1或2所述的時(shí)鐘無縫切換系統(tǒng)，其特征在于:所述的積分電容工程上一般選取10 0pF-lnF。
全文摘要
時(shí)鐘無縫切換系統(tǒng)，包括高精度移相電路(1)、參考時(shí)鐘電路(2)、FPGA電路(3)、積分式模擬延展電路(4)、異步串行通信電路(5)、參數(shù)存儲(chǔ)電路(6)和主時(shí)鐘輸出電路(7)。由于系統(tǒng)時(shí)鐘基準(zhǔn)信號(hào)通常為正弦信號(hào)，在傳統(tǒng)的時(shí)鐘切換技術(shù)中，受限于切換時(shí)間，切換輸出信號(hào)時(shí)會(huì)出現(xiàn)“死區(qū)”，導(dǎo)致輸出時(shí)鐘信號(hào)畸變，進(jìn)而影響后級系統(tǒng)的正常工作。本技術(shù)綜合使用高精度移相技術(shù)、精密相位測量技術(shù)和數(shù)字無縫切換技術(shù)，通過精密測相和高精度移相使主、備時(shí)鐘之間的相位對齊，再通過數(shù)字切換技術(shù)實(shí)現(xiàn)時(shí)鐘之間的無縫切換，避免了切換的過程對輸出主時(shí)鐘信號(hào)產(chǎn)生畸變的影響，從而有效地提高了時(shí)間頻率系統(tǒng)的可靠性。
文檔編號(hào)H03K19/00GK103107798SQ20121059377
公開日2013年5月15日 申請日期2012年12月26日 優(yōu)先權(quán)日2012年12月26日
發(fā)明者孫高建, 龔立東, 顧興旺, 杜亞珍, 王佳佳, 孫甲琦, 李樹忠 申請人:北京遙測技術(shù)研究所, 航天長征火箭技術(shù)有限公司