專利名稱：一種低關(guān)斷態(tài)電流晶體管電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路，特別涉及一種低關(guān)斷態(tài)電流電路。
背景技術(shù)：
隨著集成電路技術(shù)的飛速發(fā)展，集成電路的特征尺寸迅速減小，這帶來(lái)了諸多優(yōu)點(diǎn)，如增大集成電路的集成度、減小電路的時(shí)延、降低集成電路的成本等，但是這同時(shí)也帶來(lái)了一些問(wèn)題。一個(gè)較為普遍的問(wèn)題是當(dāng)集成電路的特征尺寸減小后，其中晶體管的閾值電壓減小，這樣當(dāng)晶體管的柵極源極電壓差為O、晶體管處于關(guān)斷態(tài)時(shí)，晶體管的關(guān)斷態(tài)電流增大。低功耗集成電路是近年快速發(fā)展的集成電路領(lǐng)域，特別是在工業(yè)控制、醫(yī)療等應(yīng)用領(lǐng)域，低功耗集成電路有著廣闊的發(fā)展前景。低功耗集成電路要求晶體管的關(guān)斷態(tài)電流非常小，這樣才不會(huì)影響其長(zhǎng)達(dá)數(shù)月、甚至數(shù)年的待機(jī)時(shí)間。而集成電路的特征尺寸減小后，晶體管的關(guān)斷態(tài)電流增大就和低功耗集成電路的需求產(chǎn)生了矛盾。一般情況下，可以通過(guò)增大晶體管的溝道長(zhǎng)度L可以減小晶體管的關(guān)斷態(tài)電流。如圖1中常見的晶體管關(guān)斷態(tài)電路，開關(guān)SI閉合導(dǎo)通時(shí)，NMOS晶體管NI的柵極和源極短路，其柵極和源極電壓差為0，此時(shí)NMOS晶體管NI處于關(guān)斷態(tài)；增大NMOS晶體管NI的溝道長(zhǎng)度L，可以增大載流子在溝道區(qū)的漂移長(zhǎng)度，從而減小NMOS晶體管NI關(guān)斷態(tài)電流。但是，增大晶體管的溝道長(zhǎng)度L勢(shì)必造成晶體管尺寸的增大，進(jìn)而造成集成電路總尺寸的增大，并增加集成電路的單片成本。

發(fā)明內(nèi)容
本發(fā)明提出了一種低關(guān)斷態(tài)電流晶體管電路。此電路中第一晶體管(100)和晶體管串(102)中所有晶體管的溝道長(zhǎng)度總和Ltot和單一晶體管溝道長(zhǎng)度L 一樣時(shí)(即面積相等時(shí))，此電路有著更低的關(guān)斷態(tài)電流。為實(shí)現(xiàn)以上功能，本發(fā)明采取如下技術(shù)方案—種低關(guān)斷態(tài)電流晶體管電路，如圖2所示，包括第一晶體管(100)，其特征為柵極接節(jié)點(diǎn)(A)，源極和體區(qū)接節(jié)點(diǎn)(B)，漏極接節(jié)點(diǎn)(D);包括晶體管串(102)，其特征為晶體管串(102)的柵極接節(jié)點(diǎn)(A)，晶體管串(102)的源極接節(jié)點(diǎn)(D)，晶體管串(102)的漏極接節(jié)點(diǎn)(E);包括開關(guān)(104)，其特征為開關(guān)(104) —端接節(jié)點(diǎn)(A)、另一端接節(jié)點(diǎn)(B)，開關(guān)
(104)的開關(guān)控制端為節(jié)點(diǎn)(C);節(jié)點(diǎn)(A)、節(jié)點(diǎn)(E)為本電路和其他電路的互連節(jié)點(diǎn)；節(jié)點(diǎn)(B)接公共端，公共端可以是電源VDD，也可以是地線。如圖3所示，第一晶體管(100)可以由NMOS晶體管(200)來(lái)實(shí)現(xiàn)，也可以由PMOS晶體管(202)來(lái)實(shí)現(xiàn)。當(dāng)?shù)谝痪w管(100)由NMOS晶體管(200)實(shí)現(xiàn)時(shí)，節(jié)點(diǎn)(B)接公共端地線；當(dāng)?shù)谝痪w管(100)由PMOS晶體管(202)實(shí)現(xiàn)時(shí)，節(jié)點(diǎn)⑶接公共端電源VDD。如圖4所示，晶體管串(102)可以由NMOS晶體管構(gòu)成，也可以由PMOS晶體管構(gòu)成，其類型由第一晶體管(100)的實(shí)現(xiàn)方式?jīng)Q定當(dāng)?shù)谝痪w管(100)由NMOS晶體管(200)實(shí)現(xiàn)時(shí)，晶體管串(102)由NMOS晶體管構(gòu)成；當(dāng)?shù)谝痪w管(100)由PMOS晶體管(202)實(shí)現(xiàn)時(shí)，晶體管串(102)由PMOS晶體管構(gòu)成。晶體管串(102)中晶體管的數(shù)目為I至8個(gè)，分別命名為第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管、第八晶體管、第九晶體管；晶體管串(102)中所有晶體管的柵極連接在一起，所有晶體管的體區(qū)連接在一起，第二晶體管的漏極接第三晶體管的源極、第三晶體管的漏極接第四晶體管的源極、第四晶體管的漏極接第五晶體管的源極、第五晶體管的漏極接第六晶體管的源極、第六晶體管的漏極接第七晶體管的源極、第七晶體管的漏極接第八晶體管的源極、第八晶體管的漏極接第九晶體管的源極；第二晶體管的源極為晶體管串(102)的源極，第二晶體管的柵極為晶體管串(102)的柵極，最后序號(hào)晶體管(如若晶體管串(102)含有6個(gè)晶體管，其最后序號(hào)晶體管即為第七晶體管)的漏極為晶體管串(102)的漏極。如圖5所示，開關(guān)(104)可以由NMOS晶體管(300)來(lái)實(shí)現(xiàn)，也可以由PMOS晶體管(302)來(lái)實(shí)現(xiàn)，其實(shí)現(xiàn)方式由第一晶體管(100)的實(shí)現(xiàn)方式?jīng)Q定當(dāng)?shù)谝痪w管(100)由NMOS晶體管(200)實(shí)現(xiàn)時(shí)，開關(guān)(104)由NMOS晶體管(300)來(lái)實(shí)現(xiàn)；當(dāng)?shù)谝痪w管(100)由PMOS晶體管(202)實(shí)現(xiàn)時(shí)，開關(guān)(104)由PMOS晶體管(302)來(lái)實(shí)現(xiàn)。當(dāng)開關(guān)(104)由NMOS晶體管(300)實(shí)現(xiàn)時(shí)，開關(guān)控制端為高電平時(shí)開關(guān)導(dǎo)通，開關(guān)控制端為低電平時(shí)開關(guān)斷開；當(dāng)開關(guān)(104)由PMOS晶體管(302)實(shí)現(xiàn)時(shí)，開關(guān)控制端為低電平時(shí)開關(guān)導(dǎo)通，開關(guān)控制端為高電平時(shí)開關(guān)斷開。電路處于關(guān)斷態(tài)時(shí)，第一晶體管(100)的柵極源極電壓差為0，關(guān)斷態(tài)電流IOFF流過(guò)第一晶體管(100)和晶體管串(102)，所以減小流過(guò)第一晶體管(100)的關(guān)斷態(tài)電流和減小流過(guò)晶體管串(102)的關(guān)斷態(tài)電流都可以減小關(guān)斷態(tài)電流I0FF。關(guān)斷態(tài)電流流過(guò)第一晶體管(100)，使其漏極源極電壓差抬高，但由于第一晶體管(100)的漏極和晶體管串(102)的源極相連接，由于負(fù)反饋的作用，第一晶體管(100)的漏極電壓抬高的幅度受到限制，從而可以減小流過(guò)第一晶體管(100)的關(guān)斷態(tài)電流。從另一方面來(lái)講，第一晶體管(100)的漏極電壓升高，將使晶體管串(102)的柵極源極電壓差變?yōu)樨?fù)值，從而減小流過(guò)晶體管串
(102)的關(guān)斷態(tài)電流；同時(shí)，晶體管串(102)的體區(qū)、源極電壓差也變?yōu)樨?fù)值，而晶體管的體效應(yīng)將增大晶體管串(102)中各晶體管的閾值電壓，從而減小流過(guò)晶體管串(102)的關(guān)斷態(tài)電流。本電路第一晶體管(100)和晶體管串(102)中所有晶體管的溝道長(zhǎng)度總和為L(zhǎng)tot,圖1常用晶體管關(guān)斷態(tài)電路中單一晶體管溝道長(zhǎng)度為L(zhǎng)，即使Ltot和L相等(即面積相等)，本電路依然能減小關(guān)斷態(tài)電流IOFF ;同時(shí)，在相同的關(guān)斷態(tài)電流IOFF條件下，本電路第一晶體管(100)和晶體管串(102)中所有晶體管的溝道長(zhǎng)度總和Ltot小于圖1常用晶體管關(guān)斷態(tài)電路中單一晶體管溝道長(zhǎng)度L。本發(fā)明一種低關(guān)斷態(tài)電流晶體管電路并不依賴于所采用的工藝類型，例如可以是標(biāo)準(zhǔn)CMOS工藝，可以是BiCMOS工藝，也可以是絕緣硅(SOI)工藝等。


圖1是常用的晶體管關(guān)斷態(tài)電路。圖2是本發(fā)明的一種低關(guān)斷態(tài)電流晶體管電路。圖3是本發(fā)明中第一晶體管(100)的實(shí)現(xiàn)方式。圖4是本發(fā)明中晶體管串(102)的實(shí)現(xiàn)方式。
圖5是本發(fā)明中開關(guān)(104)的實(shí)現(xiàn)方式。圖6是本發(fā)明的具體實(shí)施I。圖7是本發(fā)明的具體實(shí)施2。
具體實(shí)施例方式下面通過(guò)特定的具體實(shí)例說(shuō)明本發(fā)明的實(shí)施方式，請(qǐng)參閱圖6和圖7。本領(lǐng)域的技術(shù)人員可以由本說(shuō)明書所揭示的內(nèi)容輕易的了解本發(fā)明的其他優(yōu)點(diǎn)與功效。本發(fā)明還可以通過(guò)另外不同的具體實(shí)施方式
加以實(shí)施或應(yīng)用。本說(shuō)明書中的各項(xiàng)細(xì)節(jié)也可以基于不同觀點(diǎn)與應(yīng)用，在沒有背離本發(fā)明的精神下進(jìn)行各種修飾或改變。圖6是本發(fā)明的具體實(shí)施I。第一晶體管(100)由NMOS晶體管(200)實(shí)現(xiàn)，晶體管串(102)由NMOS晶體管(400)實(shí)現(xiàn)，開關(guān)(104)由NMOS晶體管(300)實(shí)現(xiàn)；晶體管(200)的源極和體區(qū)、NMOS晶體管(400)的體區(qū)接公共端地。第一晶體管(100)和NMOS晶體管(400)的溝道長(zhǎng)度總和Ltot，圖1常用晶體管關(guān)斷態(tài)電路中單一晶體管溝道長(zhǎng)度為L(zhǎng)，即使Ltot和L相等，本電路依然能減小關(guān)斷態(tài)電流IOFF ;同時(shí)，在相同的關(guān)斷態(tài)電流IOFF條件下，本電路第一晶體管(100)和晶體管(400)中所有晶體管的溝道長(zhǎng)度總和Ltot小于圖1常用晶體管關(guān)斷態(tài)電路中單一晶體管溝道長(zhǎng)度L。圖7是本發(fā)明的具體實(shí)施2。第一晶體管(100)由PMOS晶體管(202)實(shí)現(xiàn)，晶體管串(102)由PMOS晶體管(500)和PMOS晶體管(502)來(lái)實(shí)現(xiàn)，開關(guān)(104)由PMOS晶體管(302)實(shí)現(xiàn)；晶體管(202)的源極和體區(qū)、PMOS晶體管(500)的體區(qū)、PMOS晶體管(502)的體區(qū)接公共端VDD ;PM0S晶體管(500)的漏極接PMOS晶體管(502)的源極。本電路PMOS晶體管(202) ,PMOS晶體管(500)和PMOS晶體管(502)的溝道長(zhǎng)度總和為L(zhǎng)tot,圖1常用晶體管關(guān)斷態(tài)電路中單一晶體管溝道長(zhǎng)度為L(zhǎng),即使Ltot和L相等,本電路依然能減小關(guān)斷態(tài)電流IOFF ;同時(shí)，在相同的關(guān)斷態(tài)電流IOFF條件下，本電路PMOS晶體管(202)、PMOS晶體管(500)和PMOS晶體管(502)的的溝道長(zhǎng)度總和Ltot小于圖1常用晶體管關(guān)斷態(tài)電路中單一晶體管溝道長(zhǎng)度L。上述實(shí)施例僅示例性說(shuō)明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。熟悉此領(lǐng)域的技術(shù)人員皆可在不違背本發(fā)明的精神及范疇下，對(duì)上述實(shí)施例進(jìn)行修飾或改變。因此，舉凡所屬技術(shù)領(lǐng)域中具有通常知識(shí)者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍然由本發(fā)明的權(quán)利要求所涵蓋。
權(quán)利要求
1.一種低關(guān)斷態(tài)電流晶體管電路，其特征為包括第一晶體管、晶體管串和開關(guān)；第一晶體管的柵極接晶體管串的柵極，第一晶體管的源極、第一晶體管的體區(qū)和晶體管串的體區(qū)接公共端，第一晶體管的漏極接晶體管串的源極，開關(guān)一端接第一晶體管的柵極、另一端接公共端，開關(guān)由開關(guān)控制端控制；第一晶體管的柵極、晶體管串的漏極為本電路和外部電路的互連節(jié)點(diǎn)，公共端可以是電源VDD或是地線。
2.如權(quán)利要求1所述，第一晶體管、晶體管串串聯(lián)，電路處于關(guān)斷態(tài)時(shí)，負(fù)反饋?zhàn)饔每梢詼p小關(guān)斷態(tài)電流；同時(shí)，晶體管的體效應(yīng)和負(fù)的柵極源極電壓差也將減小關(guān)斷態(tài)電流，從而實(shí)現(xiàn)低關(guān)斷態(tài)電流。
3.如權(quán)利要求1所述第一晶體管，可以由NMOS晶體管來(lái)實(shí)現(xiàn)，也可以由PMOS晶體管來(lái)實(shí)現(xiàn)。當(dāng)?shù)谝痪w管由NMOS晶體管實(shí)現(xiàn)時(shí)，公共端為地線；當(dāng)?shù)谝痪w管由PMOS晶體管實(shí)現(xiàn)時(shí)，公共端為電源VDD。
4.如權(quán)利要求1所述晶體管串，可以由NMOS晶體管構(gòu)成，也可以由PMOS晶體管構(gòu)成，其類型由第一晶體管的實(shí)現(xiàn)方式?jīng)Q定當(dāng)?shù)谝痪w管由NMOS晶體管實(shí)現(xiàn)時(shí)，晶體管串由NMOS晶體管構(gòu)成；當(dāng)?shù)谝痪w管由PMOS晶體管實(shí)現(xiàn)時(shí)，晶體管串由PMOS晶體管構(gòu)成。
5.如權(quán)利要求1所述晶體管串，其中晶體管的數(shù)目為I至8個(gè)，分別命名為第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管、第八晶體管、第九晶體管；晶體管串中所有晶體管的柵極連接在一起，所有晶體管的體區(qū)連接在一起，第二晶體管的漏極接第三晶體管的源極、第三晶體管的漏極接第四晶體管的源極、第四晶體管的漏極接第五晶體管的源極、第五晶體管的漏極接第六晶體管的源極、第六晶體管的漏極接第七晶體管的源極、第七晶體管的漏極接第八晶體管的源極、第八晶體管的漏極接第九晶體管的源極；第二晶體管的源極為晶體管串的源極，第二晶體管的柵極為晶體管串的柵極，最后序號(hào)晶體管的漏極為晶體管串的漏極。
6.如權(quán)利要求1所述開關(guān)，可以由NMOS晶體管來(lái)實(shí)現(xiàn)，也可以由PMOS晶體管來(lái)實(shí)現(xiàn)，其實(shí)現(xiàn)方式由第一晶體管的實(shí)現(xiàn)方式?jīng)Q定當(dāng)?shù)谝痪w管由NMOS晶體管實(shí)現(xiàn)時(shí)，開關(guān)由NMOS晶體管來(lái)實(shí)現(xiàn)；當(dāng)?shù)谝痪w管由PMOS晶體管實(shí)現(xiàn)時(shí)，開關(guān)由PMOS晶體管來(lái)實(shí)現(xiàn)。
7.如權(quán)利要求1所述開關(guān)，由NMOS晶體管實(shí)現(xiàn)時(shí)，開關(guān)控制端為高電平時(shí)開關(guān)導(dǎo)通，開關(guān)控制端為低電平時(shí)開關(guān)斷開；開關(guān)由PMOS晶體管實(shí)現(xiàn)時(shí)，開關(guān)控制端為高電平時(shí)開關(guān)斷開，開關(guān)控制端為低電平時(shí)開關(guān)導(dǎo)通。
全文摘要
本發(fā)明公開了一種低關(guān)斷態(tài)電流晶體管電路。此電路的第一晶體管、晶體管串串聯(lián)，電路處于關(guān)斷態(tài)時(shí)，負(fù)反饋?zhàn)饔每梢詼p小關(guān)斷態(tài)電流；同時(shí)，晶體管串中晶體管的體效應(yīng)和負(fù)的柵極源極電壓差也將減小關(guān)斷態(tài)電流，從而實(shí)現(xiàn)低關(guān)斷態(tài)電流。
文檔編號(hào)H03K17/687GK103066976SQ201210548838
公開日2013年4月24日 申請(qǐng)日期2012年12月13日 優(yōu)先權(quán)日2012年12月13日
發(fā)明者蘇強(qiáng), 奕江濤 申請(qǐng)人:廣州慧智微電子有限公司