專利名稱：I2s接口時(shí)鐘電路的分頻電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字集成電路領(lǐng)域中用于ASIC芯片的時(shí)鐘分頻電路及方法，尤其是數(shù)字多媒體系統(tǒng)I2S接口時(shí)鐘分頻電路。
背景技術(shù)：
當(dāng)今的數(shù)字化時(shí)代，片上系統(tǒng)(System On Chip, S0C)以及專用集成電路(Application Specific Integrated Circuit, ASIC)技術(shù)高速發(fā)展，以 SoC 芯片為核心的移動(dòng)電子多媒體設(shè)備已經(jīng)深入人們的日常生活。音頻數(shù)據(jù)的采集、處理和傳輸是多媒體技術(shù)中重要的組成部分。目前一種主要的數(shù)字音頻傳輸標(biāo)準(zhǔn)為飛利浦公司制定的I2S(Inter—IC Sound)總線接口協(xié)議，該協(xié)議規(guī)定了數(shù)字音頻數(shù)據(jù)的格式。需要一條串行 傳輸位時(shí)鐘SCLK，以及幀時(shí)鐘WS。根據(jù)不同的音頻文件格式，以及不同的應(yīng)用場景，音頻文件可采取的采樣頻率可以為以下任一種:8ΚΗζ、11· 025ΚΗζ、16ΚΗζ、22. 5ΚΗζ、24Κ、32ΚΗζ、44. 1ΚΗζ、48ΚΗζ、88. 2ΚΗζ、96ΚΗζ、192ΚΗζ 等，采樣位數(shù)可以為 12bits、16bits、20bits、24bits、32bits 等。WS 信號(hào)是由SCLK根據(jù)采樣位數(shù)分頻得來，相應(yīng)于不同的采樣頻率，需要不同的串行位時(shí)鐘信號(hào)SCLK。以16bits的采樣位數(shù)來講，當(dāng)采樣頻率為32ΚΗζ、44. 1ΚΗζ、48ΚΗζ、192KHz時(shí)，所需的SCLK時(shí)鐘為I. 024MHz、I. 4112MHz、I. 536MHz、6. 144MHz，所需的系統(tǒng)主時(shí)鐘MCLK就要為12. 288MHz、11. 2896MHz,24. 576MHz、49. 152MHz這樣的頻率，為得到這種特殊的時(shí)鐘頻率，傳統(tǒng)的做法是增加鎖相環(huán)產(chǎn)生，或是增加額外的晶振為I2S時(shí)鐘電路提供時(shí)鐘。在一個(gè)完備的SoC系統(tǒng)芯片中，一般都會(huì)有選擇一個(gè)12MHz的晶振為芯片提供時(shí)鐘，并且會(huì)含有USB模塊。USB模塊內(nèi)部含有倍頻模塊，可以輸出一個(gè)48MHz的時(shí)鐘。所以我們可以利用這個(gè)12MHz的時(shí)鐘，以及USB所倍頻產(chǎn)生的48MHz時(shí)鐘分頻得到以上各種采樣頻率。

發(fā)明內(nèi)容
本發(fā)明針對(duì)現(xiàn)有技術(shù)的成本較高的問題，以及某些特定晶振無法滿足多種采樣頻率的音頻信號(hào)傳輸?shù)膯栴}，提供一種新的數(shù)字音頻I2S接口時(shí)鐘電路分頻電路及方法，采用此方法的電路不需要增加額外鎖相環(huán)、晶振，因此可以降低成本及芯片面積。本發(fā)明的技術(shù)方案如下一種新的I2S接口時(shí)鐘電路的分頻電路及方法，當(dāng)I2S工作在Master模式時(shí)，所述系統(tǒng)分頻電路提供SCLK信號(hào)以及WS信號(hào)。I2S時(shí)鐘分頻電路，由配置分頻因子模塊DIV_GEN,串行位時(shí)鐘SCLK產(chǎn)生模塊SCLK_GEN，字段(聲道)選擇信號(hào)WS產(chǎn)生模塊WS_GEN組成。結(jié)構(gòu)如圖I所示。其特征是，所述“配置分頻因子模塊”輸出兩個(gè)分頻值N1、N2作為控制信號(hào)給SCLK_GEN模塊，根據(jù)控制信號(hào)對(duì)主時(shí)鐘MCLK分頻產(chǎn)生SCLK。NI以及N2值可選硬件自動(dòng)計(jì)算或軟件配置。SCLK信號(hào)并不是等周期信號(hào)，信號(hào)變化呈周期性，本發(fā)明所實(shí)現(xiàn)的SCLK波形圖如圖2所示。SCLK作為“WS產(chǎn)生模塊”的輸入時(shí)鐘，產(chǎn)生相應(yīng)的WS信號(hào)。I2S可以工作在SLAVE模式，系統(tǒng)或芯片外部提供SCLK以及WS信號(hào)給I2S模塊。如圖3所示。需要芯片系統(tǒng)提供主時(shí)鐘MCLK的頻率值為12MHz以及48Mhz。為消除兩MCLK時(shí)鐘切換時(shí)可能產(chǎn)生的毛刺，I2S時(shí)鐘接口時(shí)鐘電路需要一個(gè)去毛刺選擇電路Glitch_Free_MUX，如圖3所示。WS_GEN模塊根據(jù)總線所配置的采樣位數(shù)ws_l ength值，對(duì)SCLK分頻，滿足
Fscllc
Fws=--—即每個(gè)WS半周期，對(duì)應(yīng)WS length個(gè)SCLK周期。如圖4所示。
wsItastli x 2 t_配置分頻因子模塊可選配置分頻因子方式，即軟件配置以及硬件自動(dòng)計(jì)算。硬件 自動(dòng)計(jì)算分頻值是根據(jù)總線配置的MCLK時(shí)鐘頻率值Fmelk、采樣頻率Fws以及采樣位數(shù)WS—length,計(jì)算NI和N2值，NI為偶數(shù)。采樣位數(shù)ws_length可設(shè)定為16、24以及32。其他采樣位數(shù)對(duì)應(yīng)的時(shí)鐘信號(hào)SCLK，可以配合Gate_clock方式產(chǎn)生，如圖5所示。軟件配置是按照相應(yīng)的公式計(jì)算得到NI值和N2值，再通過總線配置I2S相應(yīng)寄存器。 SCLK GEN模塊根據(jù)分頻值NI，N2，分頻產(chǎn)生SCLK時(shí)鐘信號(hào)。每個(gè)采樣頻率半周期內(nèi)，對(duì)應(yīng)ws_length-l個(gè)周期為Tmelk/Nl個(gè)SCLK，以及一個(gè)周期為Tmelk/N2的SCLK。Tmelk為MCLK時(shí)鐘周期。I2S工作在SLAVE模式時(shí)，其它模塊或芯片外部提供SCLK及WS信號(hào)。在Master和Slave兩模式之間切換時(shí)，為避免時(shí)鐘信號(hào)SCLK產(chǎn)生毛刺，需要去毛刺電路Glitch_Free_MUX0本發(fā)明的優(yōu)點(diǎn)及顯著效果本發(fā)明的核心思想利用兩個(gè)分頻因子，對(duì)主時(shí)鐘MCLK分頻得到非等周期的SCLK，進(jìn)而再產(chǎn)生相應(yīng)的WS信號(hào)。從而減少PLL電路以及額外晶振的使用，達(dá)到降低成本和減少面積的目的。


附圖用來提供對(duì)本發(fā)明的進(jìn)一步理解，并且構(gòu)成說明書的一部分，與本發(fā)明的實(shí)施實(shí)例一起用于解釋本發(fā)明，并不構(gòu)成對(duì)本發(fā)明的限制。在附圖中圖I是本發(fā)明中分頻電路的結(jié)構(gòu)圖。圖2是本發(fā)明I2S時(shí)鐘電路所產(chǎn)生的SCLK波形圖。圖3是本發(fā)明12S接口時(shí)鐘電路分配結(jié)構(gòu)框圖。圖4是I2S協(xié)議規(guī)定的SCLK與WS關(guān)系圖。圖5是I2S模塊中Gate_cl0ck功能使能后，SCLK與WS的波形圖。
具體實(shí)施例方式為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖以及具體實(shí)施方式
對(duì)本發(fā)明作進(jìn)一步的詳細(xì)說明。 本發(fā)明針對(duì)現(xiàn)有音頻時(shí)鐘產(chǎn)生電路技術(shù)中增加鎖相環(huán)電路以及額外晶振所帶來的成本上升、面積增加的問題，創(chuàng)造性的提出了一種利用芯片系統(tǒng)原有12MHz和48MHz時(shí)鐘，產(chǎn)生支持所有采樣頻率的串行位時(shí)鐘SCLK的機(jī)制。在本發(fā)明實(shí)施實(shí)例中，分頻因子產(chǎn)生模塊(DIV_GEN)根據(jù)MCLK頻率、所需的采樣頻率(WS信號(hào)的頻率)、ws_length計(jì)算出分頻因子NI和N2兩個(gè)值，其中NI必須為偶數(shù)。然后將兩個(gè)分頻因子NI和N2輸入到SCLK產(chǎn)生模塊SCLK_GEN。SCLK_GEN是一個(gè)特殊功能的分頻器，用于產(chǎn)生SCLK。在WS的半個(gè)周期內(nèi)，有ws_length_l個(gè)周期的SCLK是由MCLK經(jīng)過NI分頻得到，最后一個(gè)周期的SCLK是由MCLK經(jīng)過N2分頻得到。產(chǎn)生的SCLK，經(jīng)過WS_GEN產(chǎn)生WS信號(hào)。WS_GEN是一個(gè)可配置分頻器，分頻值N=ws_lengthX2。因此通過MCLK的分頻得到了符合協(xié)議的SCLK和WS信號(hào)，如圖I所示。對(duì)于本例的應(yīng)用于音頻音頻時(shí)鐘產(chǎn)生電路，所述字段選擇(Word Select，WS)信號(hào)即為聲道選擇(Word Select，WS)信號(hào);在本發(fā)明實(shí)施實(shí)例中，當(dāng)I2S工作在Master模式時(shí)，利用系統(tǒng)提供的MCLK時(shí)鐘，產(chǎn)生SCLK信號(hào)以及WS信號(hào)；工作中Slave模式時(shí)，系統(tǒng)其它模塊或芯片外部提供SCLK以及WS信號(hào)。該接口時(shí)鐘電路如圖3所示。原有時(shí)鐘產(chǎn)生模塊的設(shè)計(jì)方法如圖4所示，模塊接收滿足采樣頻率要求的SCLK信 號(hào)，WS_GEN模塊依據(jù)所設(shè)定采樣位數(shù)WS_length對(duì)SCLK分頻，且為SCLK下降沿采樣。分頻因子 N 即(ws_lengthX 2)。音頻的采樣頻率所表征的，即為單位時(shí)間內(nèi)對(duì)連續(xù)的聲音信號(hào)等時(shí)間間隔的采樣次數(shù)。所以對(duì)于音頻文件而言，需要滿足的是采樣頻率的精確一致或近似一致，才可以播放和還原音頻信息。采樣位數(shù)所表征的，是在每個(gè)WS左/右周期內(nèi)所對(duì)應(yīng)的數(shù)據(jù)個(gè)數(shù)，即某一采樣點(diǎn)的數(shù)據(jù)精度，每一位與SCLK的下降沿對(duì)齊?？芍?，當(dāng)MCLK為48MHz時(shí)，可以滿足或幾乎滿足所有采樣頻率(8KHz_192KHz)的整數(shù)倍分頻，即Fmclk/Fws為整數(shù)。同樣，12MHz時(shí)，可以滿足或幾乎滿足除192KHz之外所有采樣頻率的整數(shù)倍分頻。依據(jù)以上理論和分析可知,只需滿足在每個(gè)WS的高/低電平期間存在ws_length個(gè)周期的SCLK信號(hào)。本發(fā)明的處理方法是，在這ws_l ength個(gè)SCLK周期內(nèi)，其中有ws_length-1個(gè)SCLK周期相同，如圖2所示。其中，ws_length-l個(gè)周期的SCLK信號(hào)是對(duì)MCLK信號(hào)進(jìn)行NI倍的偶數(shù)分頻得到，另外一個(gè)SCLK周期是對(duì)MCLK信號(hào)進(jìn)行N2倍分頻得到，且這單獨(dú)的一個(gè)SCLK周期不需要滿足50%占空比要求。NI和N2的計(jì)算方法如公式I和公式2所示。NI= [Fmelk/ (Fws X ws_length X 2)](其中，“[]”為向下取整)公式 IN2= (Fmclk/Fws)/2-((word_length-l) XNI) 公式 2分頻因子的可以由兩種方式得到，一種是硬件自動(dòng)計(jì)算，需要給定I2S的主時(shí)鐘MCLK頻率值Fmelk、采樣頻率Fws以及采樣位數(shù)ws_l ength,硬件依據(jù)公式I和2計(jì)算得到NI值及N2值。另外一種方式是軟件配置，同樣的，根據(jù)公式I和2，事先計(jì)算出NI和N2值，再通過總線配置I2S的相應(yīng)寄存器。兩種配置方式增加了本發(fā)明的應(yīng)用靈活性。本發(fā)明中的SCLK GEN模塊，利用兩個(gè)分頻因子NI、N2，使用基本的偶數(shù)分頻器以及控制信號(hào)，產(chǎn)生滿足要求的SCLK信號(hào)。SCLK信號(hào)作為WS_GEN模塊的輸入時(shí)鐘，根據(jù)設(shè)定的采樣位數(shù)值，分頻產(chǎn)生精確或近似精確的WS信號(hào)。對(duì)于時(shí)鐘接口模塊而言，當(dāng)工作在Master模式下時(shí)，為了避免兩個(gè)MCLK時(shí)鐘之前切換所產(chǎn)生的毛刺，需增加一個(gè)Glitch_Free_MUX選擇電路。為了避免在Master和Slave工作模式進(jìn)行切換時(shí)，SCLK信號(hào)所產(chǎn)生的毛刺，需增加一個(gè)Glitch_Free_MUX選擇電路。如圖3所示。
權(quán)利要求
1.一種串行數(shù)字音頻總線I2S接口時(shí)鐘電路的分頻電路，其特征是包括串行時(shí)鐘SCLK產(chǎn)生模塊SCLK_GEN、字段選擇信號(hào)WS產(chǎn)生模塊WS_GEN和配置分頻因子模塊DIV_GEN ； 步驟I )DIV_GEN根據(jù)I2S主時(shí)鐘MCLK頻率值Fmelk、采樣頻率Fws即字段選擇信號(hào)WS信號(hào)的頻率、采樣位數(shù)ws_length，計(jì)算出分頻因子NI和N2兩個(gè)值，其中NI的值為偶數(shù)；N1和N2的計(jì)算方法如公式I和公式2 NI= [Fmclk/(FwsXws_lengthX2)]……公式 I 其中，“[]”為向下取整；N2= (Fmclk/Fws)/2 - ((word_length-l) XNl)......公式 2 ； 步驟2) NI和N2輸入到SCLK_GEN，由SCLK GEN產(chǎn)生串行時(shí)鐘SCLK ； 在WS信號(hào)的半個(gè)周期內(nèi)，有WS_length-l個(gè)周期的SCLK是由MCLK經(jīng)過NI分頻得到，最后一個(gè)周期的SCLK是由MCLK經(jīng)過N2分頻得到，且這個(gè)單獨(dú)的SCLK周期不需要滿足50%占空比要求； 步驟3) SCLK輸入到WS_GEN，由WS_GEN產(chǎn)生WS ；WS_GEN是一個(gè)可配置分頻器，分頻值N=ws_lengthX 2 ； WS_GEN模塊根據(jù)ws—length值，對(duì)SCLK分頻，滿足每個(gè)WS半周期，對(duì)應(yīng)ws—length個(gè)SCLK周期； 本分頻電路中的技術(shù)術(shù)語串行數(shù)字音頻總線Inter-IC Bus Sound, I2S ;I2S的主時(shí)鐘MCLK ;串行時(shí)鐘Serial Clock, SCLK ;字段選擇信號(hào)Word Select，WS ;串行時(shí)鐘SCLK產(chǎn)生模塊SCLK_GEN ;字段選擇信號(hào)WS產(chǎn)生模塊WS_GEN ;配置分頻因子模塊DIV_GEN ；MCLK的頻率值Fmelk、采樣頻率Fws和采樣位數(shù)WS_length。
2.根據(jù)權(quán)利要求I所述的串行數(shù)字音頻總線I2S接口時(shí)鐘電路的分頻電路，其特征是所述NI和N2由兩種方式得到 a)硬件自動(dòng)計(jì)算，需要給定I2S的主時(shí)鐘MCLK頻率值Fmc;lk、采樣頻率Fws以及采樣位數(shù)ws_length,硬件依據(jù)公式I和2計(jì)算得到NI值及N2值。
b)軟件配置，根據(jù)公式I和2，計(jì)算出NI和N2值，再配置I2S的相應(yīng)寄存器。
3.根據(jù)權(quán)利要求I所述的串行數(shù)字音頻總線I2S接口時(shí)鐘電路的分頻電路，其特征是，硬件自動(dòng)計(jì)算分頻值時(shí)，所述采樣位數(shù)ws_length設(shè)定為16、24以及32。
全文摘要
一種串行數(shù)字音頻總線I2S接口時(shí)鐘電路的分頻電路，包括串行時(shí)鐘SCLK產(chǎn)生模塊SCLK_GEN、字段選擇信號(hào)WS產(chǎn)生模塊WS_GEN和配置分頻因子模塊DIV_GEN；步驟1)DIV_GEN根據(jù)I2S主時(shí)鐘MCLK頻率值Fmclk、采樣頻率FWS即字段選擇信號(hào)WS信號(hào)的頻率、采樣位數(shù)ws_length，計(jì)算出分頻因子N1和N2兩個(gè)值，其中N1的值為偶數(shù)；步驟2)N1和N2輸入到SCLK_GEN，由SCLK_GEN產(chǎn)生串行時(shí)鐘SCLK；步驟3)SCLK輸入到WS_GEN，由WS_GEN產(chǎn)生WS；WS_GEN是一個(gè)可配置分頻器，分頻值N=ws_length×2。本發(fā)明利用兩個(gè)分頻因子，對(duì)MCLK分頻得到非等周期的SCLK，進(jìn)而再產(chǎn)生相應(yīng)的WS信號(hào)，減少PLL電路以及額外晶振的使用，達(dá)到降低成本和減少面積。
文檔編號(hào)H03K23/00GK102946247SQ201210442638
公開日2013年2月27日 申請日期2012年11月8日 優(yōu)先權(quán)日2012年11月8日
發(fā)明者劉新寧, 王鎮(zhèn), 楊軍, 曹華洋, 孫聲震, 張亞偉 申請人:東南大學(xué)