數(shù)字模擬轉換器的制造方法
【專利摘要】一種數(shù)字模擬轉換器，響應灰階值的多個數(shù)值產(chǎn)生對應的多個電壓。數(shù)字模擬轉換器包括解碼裝置及運算放大器。解碼裝置于灰階值中w個最重要位元（Most?Significant?Bit，MSB）相同時，提供電平相同的第一至第三輸出電壓；于w個MSB不相同時，響應于灰階值中緊鄰w個MSB的x個MSB提供第一中間電壓及第二中間電壓，并選擇性地控制第一至第三輸出電壓為第一及第二中間電壓其中之一。運算放大器根據(jù)第一至第三輸出電壓內(nèi)插得到像素電壓，其中w及x之和小于或等于灰階值的位元數(shù)。
【專利說明】數(shù)字模擬轉換器
【技術領域】
[0001]本發(fā)明涉及一種數(shù)字模擬轉換器，且特別涉及一種可經(jīng)由內(nèi)插法(Interpolation)來找出與一數(shù)字數(shù)值的部分數(shù)值范圍對應的模擬數(shù)值的數(shù)字模擬轉換器。
【背景技術】
[0002]在科技發(fā)展日新月異的現(xiàn)今時代中，液晶顯示器已經(jīng)廣泛地應用在電子顯示產(chǎn)品上，如電視、電腦屏幕、筆記型電腦、移動電話或個人數(shù)字助理等。液晶顯示器的數(shù)據(jù)驅(qū)動器(Data Driver)包括模擬數(shù)字轉換器，用以根據(jù)灰階值(Gray Level)來提供像素電壓至液晶顯示面板，另外搭配掃描驅(qū)動器(Scan Driver)將像素電壓掃描至液晶顯示面板的各個像素中，以顯示出欲顯示的圖像。
[0003]由于像素電壓與其對應的灰階值之間為非線性(Non-Linear)關系，傳統(tǒng)數(shù)字模擬轉換器經(jīng)由伽瑪電壓(Gamma Voltage)電阻串來轉換灰階值為像素電壓，之后輸入液晶顯示面板。然而隨著對液晶顯示器的顯示品質(zhì)要求不斷地提升，灰階值的位元(Bit)數(shù)量及伽瑪電壓電阻串的級數(shù)隨的巨幅增加。這樣一來將使得數(shù)字模擬轉換器需占用巨幅的電路面積電路，導致其成本隨之提高。而傳統(tǒng)上采每一個數(shù)字碼均執(zhí)行內(nèi)插(Interpolation)的方式，來減少數(shù)字模擬轉換器的設計，也具有像素電壓誤差較高，及液晶顯示器顯示畫面品質(zhì)較差的缺陷。

【發(fā)明內(nèi)容】

[0004]本發(fā)明有關于一種數(shù)字模擬轉換器及其方法，其可有效地改善傳統(tǒng)技術中電路面積大、成本較高及全部數(shù)字碼內(nèi)插(Interpolation)導致像素電壓誤差較高的缺陷，而實質(zhì)上具有面積較小、成本較低、像素電壓誤差較低且其應用的液晶顯示器的顯示畫面品質(zhì)較佳的優(yōu)點。
[0005]根據(jù)本發(fā)明提出一種數(shù)字模擬轉換器，響應灰階值的多個數(shù)值產(chǎn)生對應的多個電壓，其中灰階值包括k個位元，k為大于I的自然數(shù)。數(shù)字模擬轉換器包括解碼裝置及運算放大器。解碼裝置包括第一至第四解碼電路及邏輯運算電路。第一解碼電路于灰階值中w個最重要位元(Most Significant Bit,MSB)等于相同邏輯值時,提供電平相同的第一至第三輸出電壓。第二解碼電路于w個MSB不等于相同邏輯值時，響應于灰階值中與w個MSB相鄰的X個MSB提供第一中間電壓。邏輯運算電路根據(jù)X個MSB及灰階值中與X個MSB相鄰的y個MSB產(chǎn)生第一至第三邏輯控制信號。第三解碼電路于w個MSB不等于相同邏輯值時，響應于X個MSB及第一至第三邏輯控制信號提供第二中間電壓。第四解碼電路于w個MSB不等于相同邏輯值時，根據(jù)y個MSB及灰階值中與y個MSB相鄰的z個MSB選擇性地控制第一至第三輸出電壓為第一及第二中間電壓其中之一。運算放大器根據(jù)第一至第三輸出電壓產(chǎn)生像素電壓。當w個MSB不等于相同邏輯值時，像素電壓的電平介于第一及第二中間電壓之間。W、X、y及z為滿足條件:[0006]w+x+y+z ^ k
[0007]的自然數(shù)。
[0008]為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉優(yōu)選實施例，并配合所附圖式，作詳細說明如下:
【專利附圖】

【附圖說明】
[0009]圖1示出本發(fā)明實施例的數(shù)字模擬轉換器的方塊圖。
[0010]圖2示出應用本發(fā)明的數(shù)字模擬轉換器的數(shù)據(jù)驅(qū)動器的方塊圖。
[0011]圖3示出本實施例中灰階值GS與像素電壓PV間的伽瑪曲線。
[0012]圖4A至圖4C示出乃圖1的解碼裝置21的詳細電路圖。
[0013]圖5A及圖5B示出乃圖1的解碼裝置21的真值表。
[0014]【主要元件符號說明】
[0015]10:數(shù)據(jù)驅(qū)動器
[0016]11:數(shù)據(jù)緩存器
[0017]13:線性閂鎖器
[0018]14:電平移位器
`[0019]15:輸出緩沖器
[0020]20:數(shù)字模擬轉換器
[0021]21:解碼裝置
[0022]22:運算放大器
[0023]2Ie:邏輯電路
[0024]21a、21b、21c、21d:邏輯電路
[0025]21al、21a2、21a3、21dl、21d2、21d3、21bl 至 21b8、21cl 至 21c8:子解碼單元【具體實施方式】
[0026]請參照圖1及圖2，圖1示出本發(fā)明實施例的數(shù)字模擬轉換器的方塊圖，圖2示出應用本發(fā)明的數(shù)字模擬轉換器的數(shù)據(jù)驅(qū)動器的方塊圖。數(shù)字模擬轉換器20應用于數(shù)據(jù)驅(qū)動器10中，以根據(jù)數(shù)據(jù)驅(qū)動器10中的硬件(諸如數(shù)據(jù)緩存器11、線性閂鎖器13及電平移位器14)處理后的灰階值(Gray Level)GS，轉換得到對應的像素電壓PV。之后，像素電壓PV經(jīng)由輸出緩沖器15輸出至液晶顯示面板(未示出)上。
[0027]數(shù)字模擬轉換器20響應灰階值(Gray Level) GS的多個數(shù)值，分別控制輸出信號PV對應至多個電壓電平，其中灰階值GS例如包括k個位元DTk-1、DT2、…、DT0，其中k為大于I的自然數(shù)。數(shù)字模擬轉換器20包括解碼裝置21及運算放大器22。
[0028]運算放大器22用以根據(jù)輸出電壓01、02及03來產(chǎn)生像素電壓PV，其中像素電壓PV的電平介于輸出電壓01至03之間。舉例來說，本實施例的運算放大器22經(jīng)由最近點內(nèi)插法(Nearest Neighbor Interpolation)來產(chǎn)生像素電壓PV,而像素電壓PV的電平經(jīng)由輸出電壓01至03電平分別經(jīng)由1/2、1/4及1/4的權重相加所得。
[0029]解碼裝置21響應于灰階值GS提供輸出電壓01至03。在一個例子中，解碼裝置21將灰階值GS的數(shù)值范圍區(qū)分為第一組及第二組數(shù)值。當灰階值GS等于第一組數(shù)值時，解碼裝置21提供電平實質(zhì)上相同的輸出電壓Ol至03，據(jù)此，數(shù)字模擬轉換器20不具有內(nèi)插法的運算功效。
[0030]當灰階值GS等于第二組數(shù)值時，解碼裝置21使輸出電壓01至03其中的部分或全部對應至不同電平，據(jù)此，數(shù)字模擬轉換器20可對應地根據(jù)輸出電壓01至03，經(jīng)由內(nèi)插法運算產(chǎn)生像素電壓PV。
[0031 ] 這樣一來，數(shù)字模擬轉換器20可彈性地選取灰階值GS與像素電壓PV間的伽瑪曲線(Ga_a Curve)中較線性(Linear)及較非線性的數(shù)值范圍,分別以內(nèi)插法運算及傳統(tǒng)電阻分壓的方式求得對應的像素電壓。據(jù)此，相較于傳統(tǒng)數(shù)字模擬轉換器，本實施例的數(shù)字模擬轉換器20可有效地改善現(xiàn)有技術中數(shù)字模擬轉換器面積較大、成本較高及像素電壓誤差較大的缺陷。
[0032]請參照圖3，其示出本實施例中灰階值GS與像素電壓PV間的伽瑪曲線。在一個操作實例中，k等于7，換言之，灰階值GS包括8個位元DTO、DT1、…、DT7，且其對應至包括28 (=256)個數(shù)值的數(shù)值范圍。在這個例子中，伽瑪曲線于灰階值GS介于32至224時較為線性，而于灰階值小于32及大于224時較為非線性。據(jù)此，本實施例的灰階值GS的第一組數(shù)值例如包括數(shù)值O至31及數(shù)值224至255，灰階值GS的第二組數(shù)值例如包括數(shù)值32至223。
[0033]接下來，舉例來對解碼裝置21的解碼操作進行進一步的說明。在接下來的段落中，灰階值GS中的k個位元DTk-1至DTkO依據(jù)其的次序被劃分為4組，其中各自包括w個最高位位兀(Most Significant Bit, MSB) DTk-1 至 DTk_w、x 個最高位位兀 DTk-w-1至DTk-w-χ、y個最高位位元DTk-w-χ-Ι至DTk_w_x-y及z個最高位位元DTk_w_x-y-l至DTk1-x-y-z，其中，W、X、y及z為滿足條件:
[0034]w+x+y+z ^ k
[0035]的自然數(shù)。解碼裝置21中不`同的子解碼單元分別參考前述4組位元來實現(xiàn)出前述解碼操作。
[0036]請參照圖4A至圖4C，其示出乃圖1的解碼裝置21的詳細電路圖。舉例來說，解碼裝置21包括解碼電路21a、21b、21c、21d及邏輯運算電路21e。
[0037]解碼電路21a
[0038]請參照圖4A。解碼電路21a于灰階值GS中w個最重要位元(Most SignificantBit, MSB) DTk-1、DTk-2、...、DTk-w均等于相同邏輯值時，提供電平實質(zhì)上相同的輸出電壓01、02及03。換言之，當灰階值GS對應其最大的2K_W個數(shù)值及最小的2k_w個數(shù)值時，解碼裝置21提供對應至相同電平的輸出電壓01至03。
[0039]以k與w分別等于8及3的例子來說，當灰階值GS的w( =3)個MSB DTk-1至DTk_w(即是位元DT7至DT5)均對應至邏輯值O時，表示灰階值GS對應至其最小的32 (=2k_w)個數(shù)值(即是數(shù)值(00000000) 2至(00001111)2)。解碼電路21a響應于灰階值GS最小的32個數(shù)值，以中間電壓D作為輸出電壓01至03輸出。其中中間電壓D由子解碼電路(未示出)所提供，其響應于灰階值GS最小的32分別提供輸出信號PV最低的32個電壓電平L0、L1、L2、…、L31。
[0040]當灰階值GS的3個MSB DT7至DT5均對應至邏輯值I時，表示灰階值GS對應至其最大的32個數(shù)值(11110000)2至(11111111)2。解碼電路21a響應于灰階值GS最大的32個數(shù)值，以中間電壓E作為輸出電壓Ol至03輸出。其中中間電壓E由子解碼電路(未示出)所提供，其響應于灰階值GS最大的32分別提供輸出信號PV最高的32個電壓電平L224、L225、L226…、L255。
[0041]據(jù)此，經(jīng)由邏輯電路21a的操作，解碼裝置21可有效地在灰階值GS對應至前述第一組數(shù)值時，提供對應至相同電平的輸出電壓01至03，使數(shù)字模擬轉換器20對應地不具有內(nèi)插法的運算功效。
[0042]舉例來說，解碼電路21 a包括子解碼單元21 a 1、21 a2及21 a3，其中包括受控于MSBDT7至DT5及其MSB的反相信號DN7至DN5的晶體管。如此，子解碼單元21al至21a3以于MSB DT7至DT5均等于數(shù)值O或數(shù)值I時，分別對應地提供中間電壓D或E作為輸出電壓01至03 。
[0043]解碼電路21b
[0044]請參照圖4B。解碼電路21b于w個MSB DTk-1至DTk_w不等于相同邏輯值時，響應于灰階值GS中與w個MSB相鄰的X個MSB DTk-w-1, DTk-w-2、…、DTk-w-x (即是僅次于w個MSB的X個MSB)提供中間電壓A。
[0045]以k、w及X分別等于8、3及2的例子來說，當灰階值GS的w (=3)個MSB DT7至DT5 (即是DTk-1至DTk-w)不等于相同邏輯值時，解碼電路21b響應于灰階值GS中與MSBDT7至DT5相鄰的X (=2)個MSBDTk-w-Ι至DTk_w_x (即是位元DT4至DT3)來提供中間電壓A。因應w個MSB DTk-1至DTk-w可能對應至多種不同的數(shù)值組合，解碼電路21b包括2w(=8)個子解碼單元21bl、21b2、...、21b8來針對3個MSB DT7至DT5的不同數(shù)值組合提供解碼操作。由于各子解碼單元21bl至21b8的操作為實質(zhì)上接近，接下來，僅以子解碼單元21bl的操作為例，來對所有的子解碼單元21bl至21b8進行進一步的操作說明。
[0046]子解碼單元21bl用以于MSB DT7至DT5分別對應至數(shù)值0、0及I時，提供中間電壓A。當位元DT4及DT3分別對應至數(shù)值00、01、10及11時，子解碼單元21bl對應地提供電壓電平L36、L44、L52及L60做為中間電壓A。舉例來說，中間電壓A的真值表(TrueTable)可如圖5A及圖5B所示。
[0047]邏輯運算電路2Ie
[0048]請參照圖4C。邏輯運算電路21e根據(jù)X個MSB DTk_w_l至DTk_w_x及灰階值GS中與 X 個 MSB DTk-w-Ι 至 DTk-w-x 相鄰的 y 個 MSB DTk-w-χ-1>DTk-w-x-2> …、DTk-w-x-y產(chǎn)生邏輯控制信號DTC、DTD及DTB。
[0049]以k、W、X及y分別等于8、3、2及I的例子來說，邏輯運算電路21e根據(jù)x (=2)個 MSB DTk-w-Ι 至 DTk-w-x (即是位元 DT4 至 DT3)中的 MSB DT3 及 y 個 MSB DTk-w-x-1 至DTk-w-x-y (即是位元DT2)來進行邏輯運算。舉例來說，控制信號DTC、DTD及DTB分別滿足下列方程式運算:
[0050]DTC=DT2 NOR DT3
[0051]DTD=DT2 AND DT3
[0052]DTΒ= DTC: AND DID
[0053]舉例來說，控制信號DTC、DTD及DTB的真值表可如圖5A及圖5B所示。
[0054]解碼電路21c
[0055]請參照圖4B。解碼電路21c于w個MSB DTk-1至DTk-w不等于相同邏輯值時，響應于X個MSB DTk-1-W-1至DTk-W-X及邏輯控制信號DTC、DTD及DTB提供中間電壓B。
[0056]以k、w及X分別等于8、3及2的例子來說，當灰階值GS的w (=3)個MSB DTk-1至DTk-w (即是位元DT7至DT5)不等于相同邏輯值時，解碼電路21c響應于灰階值GS中與MSB DT7至DT5相鄰的X (=2)個MSB DTk_w_l至DTk-w-χ (即是位元DT4至DT3)與控制信號DTC、DTD及DTB，來提供中間電壓B。因應w個MSB DTk-1至DTk-w可能對應至多種不同的數(shù)值組合，解碼電路21b包括2W (=8)個子解碼單元21cl、21c2、…、21c8來針對3個MSB DT7至DT5的不同數(shù)值組合提供解碼操作。由于各子解碼單元21cl至21c8的操作為實質(zhì)上接近，接下來，僅以子解碼單元21cl的操作為例，來對所有的子解碼單元21cl至21c8進行進一步的操作說明。
[0057]子解碼單元21cl用以于位元信號DT7至DT5分別對應至數(shù)值0、0及I時，提供中間電壓B。其中，若位元DT4等于數(shù)值0，子解碼單元21cl分別于控制信號DTC、DTB及DTD對應至數(shù)值001、010及100時，對應地提供電壓電平L32、L40及L48做為中間電壓B:若位元DT4等于數(shù)值1，子解碼單元21cl分別于控制信號DTC、DTB及DTD對應至數(shù)值001、010及100時，對應地提供電壓電平L48、L56及L52做為中間電壓B。舉例來說，中間電壓B的真值表可如圖5A及圖5B所示。[0058]解碼電路2Id
[0059]請參照圖4A。解碼電路21d于w個MSB DTk-1-DTk-w不等于相同邏輯值時,根據(jù)灰階值GS中的y個MSB DTk-w-x-1至DTk-w-x-y及灰階值GS中與y個MSB DTk-w-x-1至DTk-w-x-y相鄰的z個MSBDTk-w-x-y-1、…、DTk-w-x-y-z,擇性地控制輸出電壓01為中間電壓A及B其中之一、選擇性地控制輸出電壓02為中間電壓A及B其中之一、選擇性地控制輸出電壓o3為中間電壓A及B其中之一。
[0060]以k、w、x、y及z分別等于8、3、2、1及2的例子來說，解碼電路21d于MSB DT7至DT5對應至不同數(shù)值時，根據(jù)灰階值GS中的y (=l)fMSB DTk-w-x-1至DTk-w-x-y (即是位元DT2)及與位元DT2相鄰的z (=2)個MSB DTk-w-x-y-Ι至DTk-w-x-y-z (即是位元DTl及DTO)，擇性地控制輸出電壓01、02及03為中間電壓A及B其中之一。
[0061]解碼電路21d例如包括子解碼單元21dl、21d2及21d3，其分別用以決定輸出電壓
01、02及03。當位元DTl及DT2對應至數(shù)值10或01時，子解碼單元21dl提供中間電壓A做為輸出電壓01 ;當位元DTl及DT2對應至數(shù)值00或11時，子解碼單元21dl提供中間電壓B做為輸出電壓01。當位元DT2及DTO對應至數(shù)值10或01時，子解碼單元21d2提供中間電壓A做為輸出電壓02 ;當位元DT2及DTO對應至數(shù)值00及11時，子解碼單元212d2提供中間電壓B做為輸出電壓02。當位元DT2對應至數(shù)值I時，子解碼單元21d3提供中間電壓A做為輸出電壓03 ；當位元DT2對應至數(shù)值O時，子解碼單元212d3提供中間電壓B做為輸出電壓03。舉例來說，輸出電壓01至03的真值表可如圖5A及圖5B所示。
[0062]經(jīng)由前述邏輯電路21e及解碼電路21a至21d的操作，解碼裝置21可對應地實現(xiàn)出圖5A及圖5B所示的真值表。如此，運算放大器22可對應地根據(jù)輸出電壓01至03進行內(nèi)插運算，并對應地找出灰階值GS等于數(shù)值32至223其中之一時，像素電壓PV所對應的電平L32至L223。
[0063]在本實施例中，雖僅以灰階值GS的位元數(shù)k等于8，而w、x、y及z分別等于3、2、I及2的情形為例做說明，然而，本實施例的解碼裝置31并不局限于此。在其他例子中，灰階值GS也可包括更多或更少的位元數(shù)，而其中的W、X、y及Z也可做出其他調(diào)整。舉例來說，經(jīng)由調(diào)整數(shù)值w及k，可決定第一組數(shù)值的數(shù)值空間大小(包括2k_w個元素)大小。
[0064]本實施例的數(shù)字模擬轉換器經(jīng)由設置可執(zhí)行特定邏輯運算的解碼單元，來達到彈性地對灰階值的數(shù)值范圍進行分組，并分別以實質(zhì)上不同的運算方法來得到與不同的灰階值數(shù)值分組對應的像素電壓。據(jù)此，本實施例的數(shù)字模擬轉換器可有效地解決傳統(tǒng)數(shù)字模擬轉換器面積大、成本高的缺點，而對應地具有面積較小與成本較低的優(yōu)點。
[0065]另外，針對傳統(tǒng)經(jīng)由內(nèi)插方法來針對全部數(shù)字碼進行數(shù)字模擬轉換的技術來說，本實施例的數(shù)字模擬轉換器可改善此傳統(tǒng)技術中容易因?qū)馁が斍€較為非線性而導致像素電壓誤差較高且應用其的液晶顯示器的畫面質(zhì)量較差的缺點，而對應地具有像素電壓誤差低及應用其的液晶顯示器的顯示畫面質(zhì)量較佳的優(yōu)點。
[0066]綜上所述，雖然本發(fā)明已以優(yōu)選實施例披露如上，然其并非用以限定本發(fā)明。本發(fā)明的所述領域的普通技術人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作各種的更動與潤飾。因此，本發(fā)明的保護范圍當視后附的申請專利范圍所界定者為準。
【權利要求】
1.一種數(shù)字模擬轉換器，響應一灰階值的多個數(shù)值產(chǎn)生對應的多個電壓，其中所述灰階值包括k個位元，k為大于I的自然數(shù)，所述數(shù)字模擬轉換器包括: 一解碼裝置，包括: 一第一解碼電路，用以當所述灰階值中W個最重要位元均等于相同邏輯值時，提供電平相同的一第一輸出電壓、一第二輸出電壓及一第三輸出電壓； 一第二解碼電路，用以當所述w個最重要位元不等于相同邏輯值時，響應于所述灰階值中與所述W個最重要位元相鄰的X個最重要位元而提供一第一中間電壓； 一邏輯運算電路，用以根據(jù)所述X個最重要位元及所述灰階值中與所述X個最重要位元相鄰的y個最重要位元而產(chǎn)生一第一邏輯控制信號、一第二邏輯控制信號及一第三邏輯控制信號； 一第三解碼電路，用以當所述W個最重要位元不等于相同邏輯值時，響應于所述X個最重要位元及所述第一邏輯控制信號、所述第二邏輯控制信號與所述第三邏輯控制信號而提供一第二中間電壓；及 一第四解碼電路，用以當所述W個最重要位元不等于相同邏輯值時，根據(jù)所述y個最重要位元及所述灰階值中與所述y個最重要位元相鄰的Z個最重要位元而選擇性地控制所述第一輸出電壓為所述第一中間電壓及所述第二中間電壓其中之一、選擇性地控制所述第二輸出電壓為所述第一中間電壓及所述第二中間電壓其中之一、選擇性地控制所述第三輸出電壓為所述第一中間電壓及所述第二中間電壓其中之一；以及 一運算放大器，根據(jù)所述第一輸出電壓、所述第二輸出電壓及所述第三輸出電壓來產(chǎn)生一像素電壓； 其中，當所述W個最重要位元不 等于相同邏輯值時，所述像素電壓的電平介于所述第一中間電壓及所述第二中間電壓之間； 其中，w、x、y及z為滿足條件: w+x+y+z ( k的自然數(shù)。
2.根據(jù)權利要求1所述的數(shù)字模擬轉換器，其中，所述邏輯運算電路還包括: 一第一運算單元，用以根據(jù)所述X個最重要位元中的一第(w+x)個最重要位元及所述y個最重要位元中與所述X個最重要位元相鄰的一第(w+x+1)個最重要位元的或非門運算結果及與門運算結果分別產(chǎn)生所述第一邏輯控制信號與所述第二邏輯控制信號；及 一第二運算單元，用以根據(jù)所述第一邏輯控制信號及所述第二邏輯控制信號的反相信號的與門運算結果而產(chǎn)生所述第三邏輯控制信號。
3.根據(jù)權利要求1所述的數(shù)字模擬轉換器，其中，所述第一解碼電路還包括: 一第一子解碼單元，用以于當所述w個最重要位元均為邏輯O時，提供所述電壓中多個電平最低的電壓來作為所述第一輸出電壓，并且當所述w個最重要位元均為邏輯I時，提供所述電壓中多個電平最高的電壓來作為所述第一輸出電壓。
4.根據(jù)權利要求1所述的數(shù)字模擬轉換器，其中，所述第一解碼電路還包括: 一第二子解碼單元，用以當所述w個最重要位元均為邏輯O時，提供所述電壓中多個電平最低的電壓來作為所述第二輸出電壓，并且當所述w個最重要位元均為邏輯I時，提供所述電壓中多個電平最高的電壓來作為所述第二輸出電壓。
5.根據(jù)權利要求1所述的數(shù)字模擬轉換器，其中，所述第一解碼電路還包括:一第三子解碼單元，用以當所述W個最重要位元均為邏輯O時，提供所述電壓中多個電平最低的電壓來作為所述第三輸出電壓，并且當所述w個最重要位元均為邏輯I時，提供所述電壓中多個電平最高的電壓來作為所述第三輸出電壓。
6.根據(jù)權利要求1所述的數(shù)字模擬轉換器，其中，所述第四解碼電路還包括: 一第一子解碼單元，用以當所述I個最重要位元中的一第(w+x+y)個最重要位元對應至邏輯值I時，提供所述第一中間電壓作為所述第一輸出電壓，并且當所述第(w+x+y)個最重要位元對應至邏輯值O時，提供所述第二中間電壓作為所述第一輸出電壓。
7.根據(jù)權利要求1所述的數(shù)字模擬轉換器，其中，所述第四解碼電路還包括: 一第二子解碼單元，用以當所述I個最重要位元中的一第(w+x+y)個最重要位元及所述z個最重要位元中的一最低位位元對應至不同邏輯值時，提供所述第一中間電壓作為所述第二輸出電壓，并且當所述第(w+x+y)個最重要位元及所述最低位位元對應至相同邏輯值時，提供所述第二中間電壓作為所述第二輸出電壓。
8.根據(jù)權利要求1所述的數(shù)字模擬轉換器，其中，所述第四解碼電路還包括: 一第三子解碼單元，用以當所述I個最重要位元中的一第(w+x+y)個最重要位元及所述z個最重要位元中與所述I個最重要位元相鄰的一第(w+x+y+Ι)個最重要位元對應至不同邏輯值時，提供所述第一中間電壓作為所述第三輸出電壓，并且當所述第(w+x+y)個最重要位元及所述第(w+x+y+Ι)個最重要位元對應至相同邏輯值時，提供所述第二中間電壓作為所述第三輸出電壓。
9.根據(jù)權利要求1所述的 數(shù)字模擬轉換器，其中，所述運算放大器具有三個正端輸入端，以分別接收所述第一輸出電壓、所述第二輸出電壓及所述第三輸出電壓，所述運算放大器根據(jù)所述第一輸出電壓、所述第二輸出電壓與所述第三輸出電壓執(zhí)行內(nèi)插法以得到所述像素電壓。
【文檔編號】H03M1/66GK103516368SQ201210314093
【公開日】2014年1月15日 申請日期:2012年8月29日 優(yōu)先權日:2012年6月29日
【發(fā)明者】陳建銘, 苗蕙雯, 左克揚 申請人:瑞鼎科技股份有限公司