專利名稱：低電壓差分信號接收器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種低電壓差分信號(LVDS)接收器，特別涉及一種用于高速D/A (數(shù)/模)轉(zhuǎn)換器接收的能夠?qū)崿F(xiàn)軌到軌共模輸入范圍的LVDS接收器。
背景技術(shù)：
LVDS (Low-Voltage Differential Signaling,低電壓差分信號)是 2O 世紀 9O 年代出現(xiàn)的一種數(shù)據(jù)傳輸和接口技術(shù)，它的核心技術(shù)是采用低的電壓擺幅，高速差分地傳輸數(shù)據(jù)。LVDS電路因為采用差分和低擺幅模式，具有高速度、低噪聲、低功耗、低成本和集成能力強等優(yōu)點且無需折衷。而且由于信號線對中的電流是緊密耦合的電流環(huán)，所以邊緣電場趨于消除，降低了電磁干擾。LVDS是一種通用的傳輸信號標準，其被用在通信系統(tǒng)與顯示器接口等的高速傳輸 應(yīng)用。LVDS接收器的主要功能就是將發(fā)送器發(fā)送的模擬波形進行預(yù)接收，并從中恢復(fù)出數(shù)字信號。在傳輸接口上需要很多組LVDS傳輸器，每一組的低電壓差分信號都需要一個接收器電路用來接收并且放大微小的差動信號，最后傳入芯片內(nèi)部做其他的信號處理。LVDS接收電路典型情況的輸入共模電平為I. 2V。在實際應(yīng)用中由于發(fā)送器和接收器分處于不同的兩塊芯片上的，其電源和地有可能發(fā)生漂移。IEEE Std 1596. 3-1966標準中是允許電源和地有土 IV的偏差。這就要求LVDS接收器在共模電平為0. 2V-2. 2V范圍內(nèi)能正常工作。一般的LVDS接收器僅利用兩個N型金氧半導(dǎo)體(NMOS)或者兩個P型金氧半導(dǎo)體(PMOS)感應(yīng)差動信號，對于較低或較高的共模電壓的差動信號無法完全接收。如圖I所示，傳統(tǒng)的LVDS接收器包括由第一晶體管Ml、第二晶體管M2、第三晶體管M3、第四晶體管M4和第五晶體管M5組成的前置放大器，以及由第六晶體管M5和第七晶體管組成的輸出緩沖級；M3的源極和M4的源極分別和電源VDD連接，M5的源極與地電平GND連接；M6的源極與電源VDD連接，M7的源極與地電平GND連接；M1的柵極、M2的柵極分別與第一輸入端IN1、第二輸入端IN2連接，M6的漏極和M7的漏極與輸出端OUT連接。傳統(tǒng)的LVDS接收器只是實現(xiàn)了單端輸出，如果實現(xiàn)精確互補的差分信號比較困難。在通常情況下比較器是工作于噪聲環(huán)境中的，且在閾值點檢測信號的變化。如果比較器足夠快且噪聲幅度足夠大，輸出端也將出現(xiàn)噪聲，更有甚者如果輸入信號恰好位于比較器的閾值點附近，噪聲就可能會造成接收器的錯誤翻轉(zhuǎn)，使輸出出現(xiàn)一些錯誤脈沖。

發(fā)明內(nèi)容
本發(fā)明的主要目的在于提供一種低電壓差分信號接收器，能夠?qū)崿F(xiàn)軌到軌共模輸入范圍。為了達到上述目的，本發(fā)明提供了一種低電壓差分信號接收器，包括第一電路模塊和第二電路模塊，其中，所述第一電路模塊包括第一軌到軌的前置放大器、第一差分放大器和第二差分放大器；
所述第二電路模塊包括第二軌到軌的前置放大器、第三差分放大器和第四差分放大器；所述第一軌到軌的前置放大器的第一輸入端和所述第二軌到軌的前置放大器的第二輸入端接入第一輸入信號，所述第一軌到軌的前置放大器的第二輸入端和所述第二軌到軌的前置放大器的第一輸入端接入第二輸入信號；所述第一軌到軌的前置放大器輸出第一輸出信號；所述第二軌到軌的前置放大器輸出第二輸出信號；所述第一輸出信號輸入所述第一差分放大器的第一輸入端和所述第三差分放大器的第二輸入端，所述第二輸出信號輸入所述第一差分放大器的第二輸入端和所述第三差分放大器的第一輸入端；所述第一差分放大器輸出第三輸出信號，所述第三差分放大器輸出第四輸出信號；所述第三輸出信號輸入所述第二差分放大器的第一輸入端和所述第四差分放大 器的第二輸入端，所述第四輸出信號輸入所述第二差分放大器的第二輸入端和所述第四差分放大器的第一輸入端；所述第二差分放大器輸出第五輸出信號，所述第四差分放大器輸出第六輸出信號。實施時，所述第一軌到軌的前置放大器的結(jié)構(gòu)和所述第二軌到軌的前置放大器的結(jié)構(gòu)相同；所述第一差分放大器的結(jié)構(gòu)、所述第二差分放大器的結(jié)構(gòu)、所述第三差分放大器的結(jié)構(gòu)和所述第四差分放大器的結(jié)構(gòu)相同。實施時，所述第一電路模塊還包括第一輸出緩沖級，所述第二電路模塊還包括第二輸出緩沖級；所述第一輸出緩沖級的結(jié)構(gòu)和所述第二輸出緩沖級的結(jié)構(gòu)相同；所述第五輸出信號輸入所述第一輸出緩沖級；所述第六輸出信號輸入所述第二輸出緩沖級。實施時，所述第一軌到軌的前置放大器包括第五差分放大器和第六差分放大器；所述第五差分放大器包括第一晶體管、第二晶體管、第三晶體管、第四晶體管和第五晶體管；所述第六差分放大器包括第六晶體管、第七晶體管、第八晶體管、第九晶體管和第十晶體管；所述第一晶體管、所述第二晶體管、所述第五晶體管、所述第八晶體管和所述第九晶體管是NMOS晶體管；所述第三晶體管、所述第四晶體管、所述第六晶體管、所述第七晶體管和所述第十晶體管是PMOS晶體管；所述第一晶體管的柵極和所述第六晶體管的柵極分別與所述第一軌到軌的前置放大器的第一輸入端連接；所述第二晶體管的柵極和所述第七晶體管的柵極分別與所述第一軌到軌的前置放大器的第二輸入端連接；所述第一晶體管的源極和所述第二晶體管的源極分別與所述第五晶體管的漏極連接；所述第五晶體管，用作電流源，其柵極接入第一控制信號，源極接地；
所述第三晶體管和所述第四晶體管構(gòu)成電流鏡模式，作為所述第五差分放大器的負載；
所述第三晶體管的源極和所述第四晶體管的源極與電源連接，所述第三晶體管的漏極與所述第一晶體管的漏極連接，所述第四晶體管的漏極和所述第二晶體管的漏極連接，所述第三晶體管的柵極和漏極連接；所述第六晶體管的源極與所述第十晶體管的漏極連接；所述第六晶體管的源極和所述第七晶體管的源極與所述第十晶體管的漏極；所述第十晶體管，用作電流源，其柵極接入第二控制信號，源極與電源連接；所述第八晶體管和所述第九晶體管構(gòu)成電流鏡模式，作為所述第六差分放大器的負載；所述第八晶體管的源極和所述第九晶體管的源極接地，所述第八晶體管的漏極與所述第六晶體管的漏極連接，所述第九晶體管的漏極與所述第七晶體管的漏極連接，所述第八晶體管的柵極和漏極連接；所述第二晶體管的漏極和所述第七晶體管的漏極分別與所述第一軌到軌的前置放大器的輸出端連接；所述第一控制信號和所述第二控制信號是互補的全差分信號。實施時，所述第一差分放大器包括第十一晶體管、第十二晶體管、第十三晶體管、第十四晶體管和第十五晶體管，其中，所述第十一晶體管，柵極為所述第一差分放大器的第一輸入端，源極與所述第十五晶體管的漏極連接，漏極與所述第十三晶體管的漏極連接；所述第十二晶體管，柵極為所述第一差分放大器的第二輸入端，源極與所述第十五晶體管的漏極連接，漏極與所述第十四晶體管的漏極連接；所述第十三晶體管和所述第十四晶體管構(gòu)成電流鏡模式，作為所述第一差分放大器的負載；所述第十三晶體管的源極和所述第十四晶體管的源極和電源連接；所述第十三晶體管的漏極、所述第十四晶體管的漏極分別與所述第十一晶體管的漏極、所述第十二晶體管的漏極連接；所述第十三晶體管的柵極和漏極連接；所述第十五晶體管，柵極接入第一控制信號，源極接地；所述第十二晶體管的漏極為所述第一差分放大器的輸出端；所述第十一晶體管、所述第十二晶體管和所述第十五晶體管為NMOS晶體管，所述第十三晶體管和所述第十四晶體管為PMOS晶體管。實施時，所述第一輸出緩沖級包括兩級反相器，其用于對所述第五控制信號進行整形；所述第二輸出緩沖級包括兩級反相器，其用于對所述第六控制信號進行整形。與現(xiàn)有技術(shù)相比，本發(fā)明所述的低電壓差分信號接收器采用對稱的兩個電路模塊，并且該兩個電路模塊內(nèi)的差分放大器的信號都是全差分的互補信號，因為差分放大器只對兩個不同電壓的差值進行放大，對共模信號沒有放大作用，所以即使沒有采用遲滯比較器的情況下，也可以有效地抑制共模干擾信號帶來的噪聲。


圖I是傳統(tǒng)的LVDS接收器的電路圖；圖2是本發(fā)明所述的低電壓差分信號接收器的第一實施例的電路圖；圖3是本發(fā)明所述的低電壓差分信號接收器的第二實施例的電路圖；圖4A是本發(fā)明所述的低電壓差分信號接收器包括的第一軌到軌的前置放大器的電路圖；圖4B是本發(fā)明所述的低電壓差分信號接收器包括的第一差分放大器的電路圖；圖4C是本發(fā)明所述的低電壓差分信號接收器包括的第二差分放大器的電路圖；圖5A是本發(fā)明所述的低電壓差分信號接收器包括的第二軌到軌的前置放大器的電路圖；圖5B是本發(fā)明所述的低電壓差分信號接收器包括的第三差分放大器的電路圖；圖5C是本發(fā)明所述的低電壓差分信號接收器包括的第四差分放大器的電路圖；圖6A是本發(fā)明所述的低電壓差分信號接收器的第二實施例包括的第一輸出緩沖級的電路圖；圖6B是本發(fā)明所述的低電壓差分信號接收器的第二實施例包括的第二輸出緩沖級的電路圖；圖7是產(chǎn)生第一控制信號LT和第二控制信號LTN的電路的電路圖；圖8A、圖SB是本發(fā)明所述的低電壓差分信號接收器的第二實施例在IGHz的頻率下輸出的第七輸出信號OUT、第八輸出信號OUTN的波形圖。
具體實施例方式為使得本發(fā)明的目的、技術(shù)方案和優(yōu)點表達得更加清楚明白，下面結(jié)合附圖及具體實施例對本發(fā)明再做進一步詳細的說明。本發(fā)明的具體實施的方式不僅限于下面的描述，現(xiàn)結(jié)合附圖加以進一步的說明。本發(fā)明提供了一種用于高速D/A轉(zhuǎn)換器接收的能夠?qū)崿F(xiàn)軌到軌共模輸入范圍的多級放大器型低電壓差分信號接收器，并實現(xiàn)了精確互補差分信號的產(chǎn)生。本發(fā)明所述的低電壓差分信號接收器的第一實施例包括第一電路模塊和第二電路模塊，其中，如圖2所示，所述第一電路模塊包括第一軌到軌的前置放大器I、第一差分放大器11和第二差分放大器12 ；所述第二電路模塊包括第二軌到軌的前置放大器2、第三差分放大器13和第四差分放大器14 ；所述第一軌到軌的前置放大器I的結(jié)構(gòu)和所述第二軌到軌的前置放大器2的結(jié)構(gòu)相同；
所述第一差分放大器11的結(jié)構(gòu)、所述第二差分放大器12的結(jié)構(gòu)、所述第三差分放大器13的結(jié)構(gòu)和所述第四差分放大器14的結(jié)構(gòu)相同；所述第一軌到軌的前置放大器I的第一輸入端接入第一輸入信號PAD，所述第一軌到軌的前置放大器I的第二輸入端接入第二輸入信號PADN，所述第一軌到軌的前置放大器I輸出第一輸出信號OUTl ；所述第二軌到軌的前置放大器2的第一輸入端接入所述第二輸入信號PADN，所述第二軌到軌的前置放大器2的第二輸入端接入所述第一輸入信號PAD，所述第二軌到軌的前置放大器2輸出第二輸出信號0UT2 ；所述第一輸出信號OUTl輸入所述第一差分放大器11的第一輸入端，所述第二輸出信號0UT2輸入所述第一差分放大器11 的第二輸入端，所述第一差分放大器11輸出第三輸出信號0UT3 ；所述第二輸出信號0UT2輸入所述第三差分放大器13的第一輸入端,所述第一輸出信號OUTl輸入所述第三差分放大器13的第二輸入端,所述第三差分放大器13輸出第四輸出信號0UT4 ；所述第三輸出信號0UT3輸入所述第二差分放大器12的第一輸入端,所述第四輸出信號0UT4輸入所述第二差分放大器12的第二輸入端,所述第二差分放大器12輸出第五輸出信號0UT5 ；所述第四輸出信號0UT4輸入所述第四差分放大器14的第一輸入端，所述第三輸出信號0UT3輸入所述第四差分放大器14的第二輸入端，所述第四差分放大器14輸出第六輸出信號0UT6。所述第一軌對軌的前置放大器I對PAD和PADN進行差分放大,輸出第一輸出信號OUTl ;所述第二軌對軌的前置放大器2對PADN和PAN進行差分放大，輸出第二輸出信號0UT2 ；所述第一軌對軌的前置放大器I和所述第二軌對軌的前置放大器2對差動信號進行預(yù)接收，但是此時第一輸出信號OUTl和第二輸出信號0UT2的擺幅、上升時間和下降時間都達不到內(nèi)核邏輯要求；在第一電路模塊中，所述第一差分放大器11和所述第二差分放大器12構(gòu)成兩級差分放大器；在第二電路模塊中，所述第三差分放大器13和所述第四差分放大器14構(gòu)成兩級差分放大器；第一電路模塊中的兩級差分放大器和第二電路模塊中的兩級差分放大器主要用來提供大的增益；第一輸出信號OUTl和第二輸出信號0UT2分別在第一電路模塊中的兩級差分放大器中和第二電路模塊中的兩級差分放大器中進行交叉比較放大；第一輸出信號OUTl和第二輸出信號0UT2經(jīng)過第一差分放大器11比較放大而得到第三輸出信號0UT3 ；第一輸出信號OUTl和第二輸出信號0UT2經(jīng)過第三差分放大器13比較放大而得到第四輸出信號0UT4;第三輸出信號0UT3和第四輸出信號0UT4經(jīng)過第二差分放大器12比較放大而得到第五輸出信號0UT5 ；第三輸出信號0UT3和第四輸出信號0UT4經(jīng)過第四差分放大器14比較放大而得到第六輸出信號0UT6 ；第五輸出信號0UT5和第六輸出信號0UT6為本發(fā)明所述的LVDS接收器的第一實施例的輸出信號，是互補的全差分信號。本發(fā)明所述的LVDS接收器的第一實施例由于采用了軌對軌的前置放大器，而可以使得在GND到VDD整個共模輸入范圍內(nèi)，該軌對軌的前置放大器均能正常工作，如此可以感測全幅的共模電壓的差動信號，可以完整接收共模電壓較低或較高的差動信號，使得LVDS接收器的接收信號的能力加強。并且由于本發(fā)明所述的LVDS接收器的第一實施例采用對稱的第一電路模塊和第二電路模塊，以實現(xiàn)精確的互補差分信號，對PAD和PADN進行差分放大得到第一輸出信號0UT1，對PADN和PAD進行差分放大得到第二輸出信號0UT2，以得到完全互補的第五輸出信號0UT5和第六輸出信號0UT6。如圖3所示，本發(fā)明所述的低電壓差分信號接收器的第二實施例基于本發(fā)明所述的低電壓差分信號接收器的第一實施例。在本發(fā)明所述的低電壓差分信號接收器的第二實施例中，所述第一電路模塊還包括第一輸出緩沖級10，所述第二電路模塊還包括第二輸出緩沖級20 ； 所述第一輸出緩沖級10的結(jié)構(gòu)和所述第二輸出緩沖級20的結(jié)構(gòu)相同；所述第五輸出信號0UT5輸入所述第一輸出緩沖級10,所述第一輸出緩沖級10輸出第七輸出信號OUT ；所述第六輸出信號0UT6輸入所述第二輸出緩沖級20，所述第二輸出緩沖級10輸出第八輸出信號OUTN ；由于第五輸出信號0UT5和第六輸出信號0UT6無論占空比、上升下降時間還是信號擺幅均達不到內(nèi)核邏輯的要求，所以需要對第五輸出信號0UT5和第六輸出信號0UT6進行整形，最簡單和實用的方法就是采用反相器鏈逐步調(diào)整輸出波形；所述第一輸出緩沖級10、所述第二輸出緩沖級20分別限制了第五輸出信號0UT5的擺幅、第六輸出信號0UT6的擺幅，保證信號正確穩(wěn)定的傳輸，OUT與OUTN是精確互補的差分信號。上述的PAD與PADN、0UT1與0UT2、0UT3與0UT4、0UT5與0UT6，都是互補的全差分信號，因此再交叉比較時，可以有效的抑制噪聲，達到很高抗噪聲性能。如圖4A所示，所述第一軌到軌的前置放大器I包括第五差分放大器和第六差分放大器；所述第五差分放大器包括第一晶體管Ml、第二晶體管M2、第三晶體管M3、第四晶體管M4和第五晶體管M5 ；所述第六差分放大器包括第六晶體管M6、第七晶體管M7、第八晶體管M8、第九晶體管M9和第十晶體管MlO ；Ml、M2、M5、M8 和 M9 為 NMOS 晶體管，M3、M4、M6、M7 和 MlO 為 PMOS 晶體管；Ml、M2、M3、M4和M5構(gòu)成了以NMOS管作為輸入管的第五差分放大器；所述第一軌到軌的前置放大器I的第一輸入端接入第一輸入信號PAD，所述第一軌到軌的前置放大器I的第二輸入端接入第二輸入信號PADN，所述第一軌到軌的前置放大器I輸出第一輸出信號OUTl ；M1，柵極與第一軌到軌的前置放大器I的第一輸入端連接，源極與M5的漏極連接；
M2，柵極與第一軌到軌的前置放大器I的的第二輸入端連接，源極與M5的漏極連接；M5，作為電流源，柵極與第一控制信號LT連接，源極與地電平GND連接；M3和M4構(gòu)成電流鏡模 式,作為所述第五差分放大器的負載；M3和M4的源極與電源VDD連接；M3的漏極、M4的漏極分別與Ml的漏極、M2的漏極連接；M3的柵極和M3的漏極連接；M6、M7、M8、M9和MlO構(gòu)成了以PMOS管作為輸入管的第六差分放大器；M6，柵極與第一軌到軌的前置放大器I的第一輸入端連接，源極與MlO的漏極連接;M7，柵極與第一軌到軌的前置放大器2的第二輸入端連接，源極與MlO的漏極連接；M10，作為電流源，柵極連接至第二控制信號LTN，源極接電源VDD ；M8和M9構(gòu)成電流鏡模式,作為第六差分放大器的負載；M8的源極和M9的源極與地電平GND連接；M8的漏極、M9的源極分別與M6的漏極、M7的漏極連接，其中M8的柵極和M8的漏極連接；M2的漏極與M7的漏極分別與所述第一軌到軌的前置放大器I的輸出端連接。如圖4B所示，所述第一差分放大器11包括第十一晶體管Mil、第十二晶體管M12、第十三晶體管M13、第十四晶體管M14和第十五晶體管M15 ；所述第i^一晶體管Mil、所述第十二晶體管M12和所述第十五晶體管M15為NMOS晶體管，所述第十三晶體管M13和所述第十四晶體管M14為PMOS晶體管；所述第十一晶體管M11，柵極為第一差分放大器11的第一輸入端，源極與所述第十五晶體管M15的漏極連接，漏極與所述第十三晶體管M13的漏極連接；所述第十二晶體管M12，柵極為第一差分放大器11的第二輸入端，源極與所述第十五晶體管M15的漏極連接，漏極與所述第十四晶體管M14的漏極連接；所述第十三晶體管M13和所述第十四晶體管M14構(gòu)成電流鏡模式，作為所述第一差分放大器11的負載；所述第十三晶體管M13的源極和所述第十四晶體管M14的源極和電源VDD連接；所述第十三晶體管M13的漏極、所述第十四晶體管M14的漏極分別與所述第十一晶體管Mll的漏極、所述第十二晶體管M12的漏極連接；所述第十三晶體管M13的柵極和漏極連接；M15，柵極連接第一控制信號LT，源極與地電平GND連接；所述第十五晶體管M15是由第一控制信號LT控制的電流源；所述第十二晶體管M12的漏極，作為所述第一差分放大器11的輸出端，連接至所述第二差分放大器12。如圖4C所示，第二差分放大器12包括第十六晶體管M16、第十七晶體管M17、第十八晶體管M18、第十九晶體管M19和第二十晶體管M20 ；所述第十六晶體管M16、所述第十七晶體管M17和所述第二十晶體管M20為NMOS晶體管，所述第十八晶體管M18和所述第十九晶體管M19為PMOS晶體管；所述第十六晶體管M16，柵極為第二差分放大器12的第一輸入端，源極與所述第二十晶體管M20的漏極連接，漏極與所述第十八晶體管M18的漏極連接；所述第十七晶體管M17，柵極為第二差分放大器12的第二輸入端，源極與所述第二十晶體管M20的漏極連接，漏極與所述第十九晶體管M19的漏極連接； 所述第十八晶體管M18和所述第十九晶體管M19構(gòu)成電流鏡模式，作為所述第二差分放大器12的負載；所述第十八晶體管M18的源極和所述第十九晶體管M19的源極和電源VDD連接；所述第十八晶體管M18的漏極、所述第十九晶體管M19的漏極分別與所述第十六晶體管M16的漏極、所述第十七晶體管M17的漏極連接；所述第十八晶體管M18的柵極和漏極連接；M20，柵極連接第一控制信號LT，源極接地電平GND ；所述第二十晶體管M20是由第一控制信號LT控制的電流源；所述第十七晶體管M17的漏極，作為所述第二差分放大器12的輸出端，連接至所述第一輸出緩沖級10。如圖5A所示，所述第二軌到軌的前置放大器2包括第七差分放大器和第八差分放大器；所述第七差分放大器包括第二i^一晶體管M21、第二十二晶體管M22、第二十三晶體管M23、第二十四晶體管M24和第二十五晶體管M25 ；所述第八差分放大器包括第二十六晶體管M26、第二十七晶體管M27、第二十八晶體管M28、第二十九晶體管M29和第三十晶體管M30 ；M21、M22、M25、M28 和 M29 為 NMOS 晶體管，M23、M24、M26、M27 和 M30 為 PMOS 晶體管；M21、M22、M23、M24和M25構(gòu)成了以NMOS管作為輸入管的第七差分放大器17 ；所述第二軌到軌的前置放大器2的第一輸入端接入第一輸入信號PAD，所述第二軌到軌的前置放大器2的第二輸入端接入第二輸入信號PADN，所述第一軌到軌的前置放大器2輸出第二輸出信號0UT2 ；M21，柵極與第二軌到軌的前置放大器2的第一輸入端連接，源極與M25的漏極連接；M22，柵極與第二軌到軌的前置放大器2的第二輸入端連接，源極與M25的漏極連接；M25，作為電流源，柵極與第一控制信號LT連接，源極與地電平GND連接；M23和M24構(gòu)成電流鏡模式，作為所述第七差分放大器的負載；M23和M24的源極與電源VDD連接；M23的漏極、M24的漏極分別與M21的漏極、M22的漏極連接；M23的柵極和M23的漏極連接；M26、M27、M28、M29和M30構(gòu)成了以PMOS管作為輸入管的第六差分放大器16 ；M26，柵極與第二軌到軌的前置放大器2的第一輸入端連接，源極與M30的漏極連接；
M27，柵極與第二軌到軌的前置放大器2的第二輸入端連接，源極與M30的漏極連接；M30，作為電流源，柵極連接至第二控制信號LTN，源極接電源VDD ；M28和M29構(gòu)成電流鏡模式，作為第八差分放大器的負載；M28的源極和M29的源極與地電平GND連接；
M28的漏極、M29的源極分別與M26的漏極、M27的漏極連接，其中M28的柵極和M28的漏極連接；M22的漏極與M27的漏極分別與所述第一軌到軌的前置放大器2的輸出端連接；所述第三差分放大器13包括第三i^一晶體管M31、第三十二晶體管M32、第三十三晶體管M33、第三十四晶體管M34和第三十五晶體管M35 ；所述第三十一晶體管M31、所述第三十二晶體管M32和所述第三十五晶體管M35為NMOS晶體管，所述第三十三晶體管M33和所述第三十四晶體管M34為PMOS晶體管；所述第三十一晶體管M31，柵極為第三差分放大器13的第一輸入端，源極與所述第三十五晶體管M35的漏極連接，漏極與所述第三十三晶體管M33的漏極連接；所述第三十二晶體管M32，柵極為第三差分放大器13的第二輸入端，源極與所述第三十五晶體管M35的漏極連接，漏極與所述第三十四晶體管M34的漏極連接；所述第三十三晶體管M33和所述第三十四晶體管M34構(gòu)成電流鏡模式，作為所述第三差分放大器13的負載；所述第三十三晶體管M33的源極和所述第三十四晶體管M34的源極和電源VDD連接;所述第三十三晶體管M33的漏極、所述第三十四晶體管M34的漏極分別與所述第三十一晶體管M31的漏極、所述第三十二晶體管M32的漏極連接；所述第三十三晶體管M33的柵極和漏極連接；M35，柵極連接第一控制信號LT，源極與地電平GND連接；所述第三十五晶體管M35是由第一控制信號LT控制的電流源；所述第三十二晶體管M32的漏極，作為所述第三差分放大器13的輸出端，連接至所述第四差分放大器14;第四差分放大器14包括第三十六晶體管M36、第三十七晶體管M37、第三十八晶體管M38、第三十九晶體管M39和第四十晶體管M40 ；所述第三十六晶體管M36、所述第三十七晶體管M37和所述第四十晶體管M40為NMOS晶體管，所述第三十八晶體管M38和所述第三十九晶體管M39為PMOS晶體管；所述第三十六晶體管M36，柵極為第四差分放大器14的第一輸入端，源極與所述第四十晶體管M40的漏極連接，漏極與所述第三十八晶體管M38的漏極連接；所述第三十七晶體管M37，柵極為第四差分放大器14的第二輸入端，源極與所述第四十晶體管M40的漏極連接，漏極與所述第三十九晶體管M39的漏極連接；所述第三十八晶體管M38和所述第三十九晶體管M39構(gòu)成電流鏡模式，作為所述第四差分放大器14的負載；所述第三十八晶體管M38的源極和所述第三十九晶體管M39的源極和電源VDD連接；
所述第三十八晶體管M38的漏極、所述第三十九晶體管M39的漏極分別與所述第三十六晶體管M36的漏極、所述第三十七晶體管M37的漏極連接；所述第三十八晶體管M38的柵極和漏極連接；M40，柵極連接第一控制信號LT，源極接地電平GND ；所述第四十晶體管M40是由第一控制信號LT控制的電流源；所述第三十七晶體管M37的漏極，作為所述第四差分放大器12的輸出端，連接至所述第二輸出緩沖級20。如圖6A所示，所述第一輸出緩沖級10包括第四i^一晶體管M41、第四十二晶體管M42、第四十三晶體管M43和第四十四晶體管M44，其中，
M42 和 M44 為 NMOS 管，M41 和 M43 為 PMOS 管；M42與M41，M44與M43構(gòu)成兩級反相器，對第五輸出信號0UT5進行整形；M42的源極和M44的源極均接地電平GND ；M41的源極和M43的源極接電源VDD ；M42的漏極、M41的漏極分別與M44的柵極、M43的柵極連接；M44的漏極和M43的漏極相連作為LVDS接收器的輸出端；如圖6B所示，所述第二輸出緩沖級20包括第四十五晶體管M45、第四十六晶體管M46、第四十七晶體管M47和第四十八晶體管M48，其中，M46 和 M48 為 NMOS 管，M45 和 M47 為 PMOS 管；M46與M45，M48與M47構(gòu)成兩級反相器，對第六輸出信號0UT6進行整形；M46的源極和M48的源極均接地電平GND ；M45的源極和M47的源極接電源VDD ；M46的漏極、M45的漏極分別與M48的柵極、M47的柵極連接；M48的漏極和M47的漏極相連作為LVDS接收器的輸出端。由圖4A、圖5A可見，第一軌對軌的前置放大器和第二軌對軌的前置放大器均混合使用NMOS和PMOS差動對，對差動信號進行預(yù)接收，第一軌對軌的前置放大器放大了 PAD與PADN的差分信號，輸出OUTl ;第二軌對軌的前置放大器放大了 PADN與PAD的差分信號，輸出0UT2 ;這時的OUTl的擺幅和0UT2擺幅的上升時間和下降時間都達不到內(nèi)核邏輯要求，OUTl和0UT2分別在圖4和圖5中的兩級差分放大器中進行交叉比較放大；第一軌對軌的前置放大器和第二軌對軌的前置放大器后分別有兩級差分放大器，主要用來提供大的增益；OUTl與0UT2經(jīng)過第一差分放大器輸出0UT3 ；0UT2與OUTl經(jīng)過第三差分放大器輸出0UT4 ；0UT3與0UT4經(jīng)過第二差分放大器輸出0UT5 ；0UT4與0UT3經(jīng)過第四差分放大器輸出0UT6 ；最后0UT5與0UT6都經(jīng)過兩級反相器，該兩級反相器作為緩沖級，限制了傳輸信號擺幅，保證信號正確穩(wěn)定的傳輸，0UT5經(jīng)過兩級反相器得到輸出OUT，0UT6經(jīng)過兩級反相器得到輸出OUTN，OUT與OUTN是精確互補的差分信號。本發(fā)明所述的LVDS接收器采用NMOS管和PMOS管各做一套預(yù)接收器，兩者分別接收微小的差動信號，其基本思想就是把具有匪OS輸入差分對和PMOS輸入差分對的運放折疊結(jié)合起來。這樣，當共模輸入電平Vcfl接近地電位時，NMOS差分對的跨導(dǎo)下降，最終為零。盡管如此，PMOS差分對還在正常工作。相反，如果共模輸入電平Vca接近VDD時，則PMOS差分對開始關(guān)斷，但是NMOS差分對還在正常工作。這樣，在理想情況下，在GND-VDD整個共模輸入范圍內(nèi)，該放大器均能正常工作，如此可以感測全幅的共模電壓的差動信號，可以完整接收共模電壓較低或者較高的差動信號，使軌至軌接收器信號接收能力加強。為了實現(xiàn)精確的互補差分信號，本發(fā)明采用完全對稱的電路結(jié)構(gòu)，對PAD與PADN、PADN與PAD的差分放大信號0UT1、0UT2進行交叉比較放大，得到完全互補的差分信號OUT與 OUTN。本發(fā)明提出的電路結(jié)構(gòu)不僅是對稱的兩個電路模塊，并且電路模塊內(nèi)的差分放大器的信號都是全差分的互補信號，因為差分放大器只對兩個不同電壓的差值進行放大，對共模信號沒有放大作用，所以即使沒有采用遲滯比較器的情況下，該電路結(jié)構(gòu)也可以有效地抑制共模干擾信號帶來的噪聲。圖7是產(chǎn)生第一控制信號LT和第二控制信號LTN的電路圖。如圖7所示，始能信號PON經(jīng)過兩個反相器產(chǎn)生第一控制信號LT，始能信號LTN經(jīng)過三個反相器產(chǎn)生第二控制信號LTN ；

第一個反相器由NMOS管M50與PMOS管M49構(gòu)成，第二個反相器由NMOS管M52與PMOS管M51構(gòu)成，第三個反相器由NMOS管M54與PMOS管M53構(gòu)成；M50的源極、M52的源極和M54的源極都接地電平GND ；M49的源極、M51的源極和M53的源極都接電源VDD ；M49的柵極和M50的柵極分別與始能信號PON相連；M49的漏極、M40的漏極分別與M51的柵極、M52的柵極連接；M51的漏極和M52的漏極連接，產(chǎn)生第一控制信號LT ；M51的漏極、M52的漏極分別與M53的柵極、M54的柵極連接；M53的漏極和M54的漏極連接，產(chǎn)生第二控制信號LTN。本發(fā)明所述的LVDS接收器實現(xiàn)在一集成電路上，包括兩個完全對稱的電路模塊。每個電路模塊都包括一個軌到軌的前置放大器混合使用NMOS和PMOS差動對，使得一個關(guān)斷時，另一個可以開啟，使放大器始終處于工作狀態(tài)，從而擴大了共模輸入范圍；該軌對軌的前置放大器后有兩個普通的差分放大器，主要用來提供大的增益；最后還有兩級反相器，作為緩沖級，限制傳輸信號擺幅，保證信號正確穩(wěn)定傳輸。本發(fā)明采用結(jié)構(gòu)完全對稱的兩個電路模塊，實現(xiàn)了精確互補差分信號OUT和OUTN的產(chǎn)生。所述電路模塊中的差分放大器都是互補的全差分信號，即使沒有使用遲滯比較器，也能有效地抑制噪聲。本發(fā)明所述的LVDS接收器可廣泛應(yīng)用于高速D/A轉(zhuǎn)換器。以上說明對本發(fā)明而言只是說明性的，而非限制性的，本領(lǐng)域普通技術(shù)人員理解，在不脫離所附權(quán)利要求所限定的精神和范圍的情況下，可做出許多修改、變化或等效，但都將落入本發(fā)明的保護范圍內(nèi)。
權(quán)利要求
1.一種低電壓差分信號接收器，其特征在于，包括第一電路模塊和第二電路模塊，其中，所述第一電路模塊包括第一軌到軌的前置放大器、第一差分放大器和第二差分放大器；所述第二電路模塊包括第二軌到軌的前置放大器、第三差分放大器和第四差分放大器； 所述第一軌到軌的前置放大器的第一輸入端和所述第二軌到軌的前置放大器的第二輸入端接入第一輸入信號，所述第一軌到軌的前置放大器的第二輸入端和所述第二軌到軌的前置放大器的第一輸入端接入第二輸入信號；所述第一軌到軌的前置放大器輸出第一輸出信號；所述第二軌到軌的前置放大器輸出第二輸出信號；所述第一輸出信號輸入所述第一差分放大器的第一輸入端和所述第三差分放大器的第二輸入端，所述第二輸出信號輸入所述第一差分放大器的第二輸入端和所述第三差分放大器的第一輸入端；所述第一差分放大器輸出第三輸出信號，所述第三差分放大器輸出第四輸出信號；所述第三輸出信號輸入所述第二差分放大器的第一輸入端和所述第四差分放大器的第二輸入端，所述第四輸出信號輸入所述第二差分放大器的第二輸入端和所述第四差分放大器的第一輸入端；所述第二差分放大器輸出第五輸出信號，所述第四差分放大器輸出第六輸出信號。
2.如權(quán)利要求I所述的低電壓差分信號接收器，其特征在于，所述第一軌到軌的前置放大器的結(jié)構(gòu)和所述第二軌到軌的前置放大器的結(jié)構(gòu)相同； 所述第一差分放大器的結(jié)構(gòu)、所述第二差分放大器的結(jié)構(gòu)、所述第三差分放大器的結(jié)構(gòu)和所述第四差分放大器的結(jié)構(gòu)相同。
3.如權(quán)利要求I或2所述的低電壓差分信號接收器，其特征在于，所述第一電路模塊還包括第一輸出緩沖級，所述第二電路模塊還包括第二輸出緩沖級；所述第一輸出緩沖級的結(jié)構(gòu)和所述第二輸出緩沖級的結(jié)構(gòu)相同；所述第五輸出信號輸入所述第一輸出緩沖級；所述第六輸出信號輸入所述第二輸出緩沖級。
4.如權(quán)利要求I或2所述的低電壓差分信號接收器，其特征在于，所述第一軌到軌的前置放大器包括第五差分放大器和第六差分放大器；所述第五差分放大器包括第一晶體管、第二晶體管、第三晶體管、第四晶體管和第五晶體管；所述第六差分放大器包括第六晶體管、第七晶體管、第八晶體管、第九晶體管和第十晶體管；所述第一晶體管、所述第二晶體管、所述第五晶體管、所述第八晶體管和所述第九晶體管是NMOS晶體管；所述第三晶體管、所述第四晶體管、所述第六晶體管、所述第七晶體管和所述第十晶體管是PMOS晶體管；所述第一晶體管的柵極和所述第六晶體管的柵極分別與所述第一軌到軌的前置放大器的第一輸入端連接； 所述第二晶體管的柵極和所述第七晶體管的柵極分別與所述第一軌到軌的前置放大器的第二輸入端連接；所述第一晶體管的源極和所述第二晶體管的源極分別與所述第五晶體管的漏極連接;所述第五晶體管，用作電流源，其柵極接入第一控制信號，源極接地；所述第三晶體管和所述第四晶體管構(gòu)成電流鏡模式，作為所述第五差分放大器的負載；所述第三晶體管的源極和所述第四晶體管的源極與電源連接，所述第三晶體管的漏極與所述第一晶體管的漏極連接，所述第四晶體管的漏極和所述第二晶體管的漏極連接，所述第三晶體管的柵極和漏極連接；所述第六晶體管的源極與所述第十晶體管的漏極連接；所述第六晶體管的源極和所述第七晶體管的源極與所述第十晶體管的漏極；所述第十晶體管，用作電流源，其柵極接入第二控制信號，源極與電源連接；所述第八晶體管和所述第九晶體管構(gòu)成電流鏡模式，作為所述第六差分放大器的負載；所述第八晶體管的源極和所述第九晶體管的源極接地，所述第八晶體管的漏極與所述第六晶體管的漏極連接，所述第九晶體管的漏極與所述第七晶體管的漏極連接，所述第八晶體管的柵極和漏極連接；所述第二晶體管的漏極和所述第七晶體管的漏極分別與所述第一軌到軌的前置放大器的輸出端連接；所述第一控制信號和所述第二控制信號是互補的全差分信號。
5.如權(quán)利要求4所述的低電壓差分信號接收器，其特征在于，所述第一差分放大器包括第十一晶體管、第十二晶體管、第十三晶體管、第十四晶體管和第十五晶體管，其中，所述第十一晶體管，柵極為所述第一差分放大器的第一輸入端，源極與所述第十五晶體管的漏極連接，漏極與所述第十三晶體管的漏極連接；所述第十二晶體管，柵極為所述第一差分放大器的第二輸入端，源極與所述第十五晶體管的漏極連接，漏極與所述第十四晶體管的漏極連接；所述第十三晶體管和所述第十四晶體管構(gòu)成電流鏡模式，作為所述第一差分放大器的負載；所述第十三晶體管的源極和所述第十四晶體管的源極和電源連接；所述第十三晶體管的漏極、所述第十四晶體管的漏極分別與所述第十一晶體管的漏極、所述第十二晶體管的漏極連接；所述第十三晶體管的柵極和漏極連接；所述第十五晶體管，柵極接入第一控制信號，源極接地；所述第十二晶體管的漏極為所述第一差分放大器的輸出端；所述第十一晶體管、所述第十二晶體管和所述第十五晶體管為NMOS晶體管，所述第十三晶體管和所述第十四晶體管為PMOS晶體管。
6.如權(quán)利要求3所述的低電壓差分信號接收器，其特征在于，所述第一輸出緩沖級包括兩級反相器，其用于對所述第五控制信號進行整形； 所述第二輸出緩沖級包括兩級反相器，其用于對所述第六控制信號進行整形。
全文摘要
本發(fā)明提供了一種低電壓差分信號接收器，包括第一電路模塊和第二電路模塊，其中，所述第一電路模塊包括第一軌到軌的前置放大器、第一差分放大器和第二差分放大器；所述第二電路模塊包括第二軌到軌的前置放大器、第三差分放大器和第四差分放大器；所述第一軌到軌的前置放大器的結(jié)構(gòu)和所述第二軌到軌的前置放大器的結(jié)構(gòu)相同；所述第一差分放大器的結(jié)構(gòu)、所述第二差分放大器的結(jié)構(gòu)、所述第三差分放大器的結(jié)構(gòu)和所述第四差分放大器的結(jié)構(gòu)相同。本發(fā)明所述的低電壓差分信號接收器可以有效地抑制共模干擾信號帶來的噪聲。
文檔編號H03F3/45GK102629856SQ201210123308
公開日2012年8月8日 申請日期2012年4月24日 優(yōu)先權(quán)日2012年4月24日
發(fā)明者何冰, 朱樟明 申請人:成都啟臣微電子有限公司