專(zhuān)利名稱(chēng)：防止上電錯(cuò)誤的電壓輸出良好信號(hào)產(chǎn)生電路及控制器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種防止上電錯(cuò)誤的電壓輸出良好信號(hào)產(chǎn)生電路及防止上電錯(cuò)誤的控制器。
背景技術(shù)：
在電源控制集成電路(IC, Integrated Circuit)的領(lǐng)域中，有些電源控制IC須去監(jiān)控輸出電壓是否正常。當(dāng)輸出電壓輸出正常時(shí)，電源控制IC的電壓輸出良好(PowerGood)管腳則會(huì)提供一電壓輸出良好信號(hào)，讓系統(tǒng)做判斷或做處理。尤其在復(fù)雜的電路系統(tǒng)中(例如:電腦)，系統(tǒng)的上電和重新啟動(dòng)是有順序的。請(qǐng)參見(jiàn)圖1，為一電壓輸出良好信號(hào)PG作為下一級(jí)電路的控制器的一啟動(dòng)信號(hào)EN的不意圖，以避免上一級(jí)的輸出未穩(wěn)定前下一級(jí)電路即運(yùn)作可能造成的電路運(yùn)作錯(cuò)誤。請(qǐng)參見(jiàn)圖2，為電壓輸出良好信號(hào)PG經(jīng)調(diào)整后作為下一級(jí)電路的控制器的啟動(dòng)信號(hào)EN的示意圖。有些前后級(jí)電路間有準(zhǔn)位或時(shí)序調(diào)整的必要，通過(guò)一電平移位電路(Level Shifter),可以將電壓輸出良好信號(hào)PG的相位及準(zhǔn)位調(diào)整至適合下一級(jí)控制器的啟動(dòng)信號(hào)EN。請(qǐng)?jiān)賲⒁?jiàn)圖3，為常見(jiàn)的電平移位電路的電路示意圖。電壓輸出良好信號(hào)PG經(jīng)一電阻Rl及一電容Cl的濾波、延遲后以控制一晶體管Ml。晶體管Ml和一電阻R2串聯(lián)，而一晶體管M2和一電阻R3也串連，且晶體管Ml和電阻R2的連接點(diǎn)耦接晶體管M2的柵極。當(dāng)電壓輸出良好信號(hào)PG為高準(zhǔn)位并持續(xù)一段時(shí)間，則電容Cl上的跨壓升高至足以導(dǎo)通晶體管M1，使晶體管M2的柵極為低準(zhǔn)位而關(guān)斷，啟動(dòng)信號(hào)EN也為高準(zhǔn)位。電源控制IC 一般由于驅(qū)動(dòng)能力并不足，故無(wú)法確保適當(dāng)?shù)仳?qū)動(dòng)下一級(jí)電路。因此，電源控制IC 一般會(huì)通過(guò)一電壓輸出良好信號(hào)產(chǎn)生電路來(lái)提升電壓輸出良好信號(hào)PG的驅(qū)動(dòng)能力。請(qǐng)參見(jiàn)圖4a，為一般常見(jiàn)的電壓輸出良好信號(hào)產(chǎn)生電路的電路示意圖。電壓輸出良好信號(hào)產(chǎn)生電路包含串連的一電阻R4及一晶體管M5，且晶體管M5受一控制器10的控制?？刂破?0耦接一第一電壓VDD，以接收運(yùn)作所需的能量，并于所控制的一轉(zhuǎn)換電路的一輸出電壓(未繪出)到達(dá)一預(yù)定電位時(shí)，控制晶體管M5關(guān)斷。電阻R4的一端耦接一第二電壓VX，另一端耦接晶體管M5的漏極。晶體管M5的源級(jí)接地而柵極耦接控制器10。當(dāng)晶體管M5關(guān)斷時(shí)，電壓輸出良好信號(hào)產(chǎn)生電路于電阻R4與晶體管M5的連接點(diǎn)產(chǎn)生電壓輸出良好信號(hào)PG。然而，電壓輸出良好信號(hào)PG可能會(huì)因?yàn)榈谝浑妷篤DD及第二電壓VX的提供順序不同，而可能有誤產(chǎn)生電壓輸出良好信號(hào)PG。請(qǐng)參見(jiàn)圖4b，為圖4a所示電壓輸出良好信號(hào)產(chǎn)生電路于第二電壓VX、第一電壓VDD的提供順序時(shí)的波形圖。第二電壓VX于時(shí)間點(diǎn)tl被提供，而第一電壓VDD于后被提供。在時(shí)間點(diǎn)t2，第一電壓VDD升至足夠高，控制器10開(kāi)始運(yùn)作而導(dǎo)通晶體管M5。在時(shí)間點(diǎn)tl與時(shí)間點(diǎn)t2之間，由于晶體管M5為關(guān)斷，使得電壓輸出良好信號(hào)PG的準(zhǔn)位隨著第二電壓VX上升,而輸出錯(cuò)誤的電壓輸出良好信號(hào)PG,直至于時(shí)間點(diǎn)t2晶體管M5導(dǎo)通才停止輸出。于時(shí)間點(diǎn)t3，控制器10判斷轉(zhuǎn)換電路的輸出電壓已到達(dá)預(yù)定電位后，才關(guān)斷晶體管M5以輸出電壓輸出良好信號(hào)PG。而時(shí)間點(diǎn)tl到時(shí)間點(diǎn)t2之間的錯(cuò)誤輸出的電壓輸出良好信號(hào)PG，可能讓根據(jù)電壓輸出良好信號(hào)PG啟動(dòng)/運(yùn)作的后級(jí)電路出現(xiàn)運(yùn)作錯(cuò)誤的問(wèn)題。

發(fā)明內(nèi)容
鑒于現(xiàn)有技術(shù)中的上電順序的不同，可能產(chǎn)生錯(cuò)誤的電壓輸出良好信號(hào)的問(wèn)題，本發(fā)明的目的在于提供一種防止上電錯(cuò)誤的電壓輸出良好信號(hào)產(chǎn)生電路及控制器，通過(guò)防止上電錯(cuò)誤電路或者修改控制器的邏輯輸出為雙電源，借此使電壓輸出良好信號(hào)產(chǎn)生電路不因提供給控制器以外的電壓源的上電而誤產(chǎn)生電壓輸出良好信號(hào)。為達(dá)上述目的，本發(fā)明揭露了一種防止上電錯(cuò)誤的電壓輸出良好信號(hào)產(chǎn)生電路，用以根據(jù)一控制器的控制產(chǎn)生一電壓輸出良好信號(hào)，其中控制器的一輸入電源端耦接一第一輸入電壓。防止上電錯(cuò)誤的電壓輸出良好信號(hào)產(chǎn)生電路包含一阻抗單兀、一受控晶體管以及一防止上電錯(cuò)誤電路。阻抗單元的一端耦接一第二輸入電壓。受控晶體管具有一第一輸入/輸出端、一第二輸入/輸出端以及一受控端，其中第一輸入/輸出端I禹接阻抗單兀的另一端以產(chǎn)生電壓輸出良好信號(hào)，第二輸入/輸出端耦接一共同電位，以及受控端耦接控制器，以根據(jù)控制器的一控制信號(hào)改變操作狀態(tài)。防止上電錯(cuò)誤電路耦接受控晶體管的受控端以及耦接晶體管的第一輸入/輸出端及第二輸入電壓其中之一，當(dāng)?shù)诙斎腚妷涸缬诘谝惠斎腚妷禾峁r(shí)，防止上電錯(cuò)誤電路使受控晶體管導(dǎo)通以箝制電壓輸出良好信號(hào)的準(zhǔn)位低于一預(yù)定電壓值。本發(fā)明也揭露了一種防止上電錯(cuò)誤的電壓輸出良好信號(hào)產(chǎn)生電路，用以根據(jù)一控制器的控制產(chǎn)生一電壓輸出良好信號(hào)，其中控制器的一輸入電源端I禹接一第一輸入電壓。防止上電錯(cuò)誤的電壓輸出良好信號(hào)產(chǎn)生電路包含一受控晶體管、一阻抗單元以及一防止上電錯(cuò)誤電路。受控晶體管對(duì)應(yīng)該控制器的一控制信號(hào)改變操作狀態(tài)。受控晶體管具有一第一輸入/輸出端、一第二輸入/輸出端以及一受控端，其中第一輸入/輸出端I禹接一第二輸入電壓。阻抗單元的一端耦接受控晶體管的第二輸入/輸出端以產(chǎn)生電壓輸出良好信號(hào)，另一端耦接一共同電位。防止上電錯(cuò)誤電路耦接受控晶體管的受控端以及耦接受控晶體管的第二輸入/輸出端及共同電位其中之一，當(dāng)?shù)诙斎腚妷涸缬诘谝惠斎腚妷禾峁r(shí)，防止上電錯(cuò)誤電路使受控晶體管關(guān)斷。本發(fā)明還揭露了一種防止上電錯(cuò)誤的控制器，用以于偵測(cè)所控制的一轉(zhuǎn)換電路的一輸出電壓達(dá)一預(yù)定值時(shí)，控制一電壓輸出良好信號(hào)產(chǎn)生電路產(chǎn)生一電壓輸出良好信號(hào)。控制器包含一第一邏輯電路以及一第二邏輯電路。第一邏輯電路耦接一第一輸入電壓；第二邏輯電路，耦接一第二輸入電壓，第二邏輯電路的一輸出端耦接第一邏輯電路的一輸出端。其中，第一邏輯電路及第二邏輯電路分別于第一輸入電壓及第二輸入電壓被提供，且輸出電壓達(dá)預(yù)定值時(shí)，由各自的輸出端產(chǎn)生控制信號(hào)。以上的概述與接下來(lái)的詳細(xì)說(shuō)明皆為示范性質(zhì)，是為了進(jìn)一步說(shuō)明本發(fā)明的申請(qǐng)專(zhuān)利范圍。而有關(guān)本發(fā)明的其他目的與優(yōu)點(diǎn)，將在后續(xù)的說(shuō)明與附圖加以闡述。


圖1為電壓輸出良好信號(hào)作為下一級(jí)電路的控制器的啟動(dòng)信號(hào)的示意圖；圖2為電壓輸出良好信號(hào)經(jīng)調(diào)整后作為下一級(jí)電路的控制器的啟動(dòng)信號(hào)的示意圖3為常見(jiàn)的電平移位電路的電路示意圖；圖4a為一般常見(jiàn)的電壓輸出良好信號(hào)產(chǎn)生電路的電路示意圖；圖4b為圖4a所示電壓輸出良好信號(hào)產(chǎn)生電路于第二電壓、第一電壓的提供順序時(shí)的波形圖；圖5a為根據(jù)本發(fā)明的一較佳實(shí)施例的防止上電錯(cuò)誤的控制器的電路示意圖；圖5b為根據(jù)本發(fā)明的一第一較佳實(shí)施例的防止上電錯(cuò)誤的電壓輸出良好信號(hào)產(chǎn)生電路的電路不意圖；圖5c為根據(jù)本發(fā)明的一第二較佳實(shí)施例的防止上電錯(cuò)誤的電壓輸出良好信號(hào)產(chǎn)生電路的電路不意圖；圖5d為根據(jù)本發(fā)明的一第三較佳實(shí)施例的防止上電錯(cuò)誤的電壓輸出良好信號(hào)產(chǎn)生電路的電路不意圖；圖5e為根據(jù)本發(fā)明的一第四較佳實(shí)施例的防止上電錯(cuò)誤的電壓輸出良好信號(hào)產(chǎn)生電路的電路不意圖。主要組件符號(hào)說(shuō)明現(xiàn)有技術(shù):電壓輸出良好信號(hào)PG啟動(dòng)信號(hào)EN電平移位電路Level Shifter電阻R1、R2、R3、R4電容Cl晶體管Ml、M2、M5控制器10第一電壓VDD第二電壓VX時(shí)間點(diǎn)tl、t2、t3本發(fā)明:控制器100、200電壓輸出良好信號(hào)PG第一邏輯電路102第二邏輯電路104第一輸入電壓VDD第二輸入電壓VX，輸出判斷信號(hào)POK啟動(dòng)信號(hào)EN
電流源Is阻抗單元R11、R13受控晶體管Mil、Ml3電阻R12、R14晶體管M12、M1具體實(shí)施例方式請(qǐng)參見(jiàn)圖5a，為根據(jù)本發(fā)明的一較佳實(shí)施例的防止上電錯(cuò)誤的控制器的電路示意圖?？刂破?00于偵測(cè)到所控制的一轉(zhuǎn)換電路的一輸出電壓(未繪出)達(dá)一預(yù)定值時(shí)，產(chǎn)生一控制信號(hào)使一電壓輸出良好信號(hào)產(chǎn)生電路產(chǎn)生一電壓輸出良好信號(hào)PG?？刂破?00包含一第一邏輯電路102以及一第二邏輯電路104。第一邏輯電路102稱(chēng)接一第一輸入電壓VDD而第二邏輯電路104耦接一第二輸入電壓VX，且第一邏輯電路102的一輸出端以及第二邏輯電路104的一輸出端彼此耦接，以共同產(chǎn)生控制信號(hào)。在此實(shí)施例，第一邏輯電路102的及第二邏輯電路104均為與非門(mén)。當(dāng)?shù)谝惠斎腚妷篤DD及第二輸入電壓VX的任一提供時(shí)，都會(huì)使第一邏輯電路102的輸出端以及第二邏輯電路104中對(duì)應(yīng)的電路運(yùn)作而使控制器100正確地控制電壓輸出良好信號(hào)產(chǎn)生電路。第一邏輯電路102及第二邏輯電路104可以接受控制器100用以判斷轉(zhuǎn)換電路的輸出電壓的一輸出判斷信號(hào)POK以及用以啟動(dòng)控制器100的一啟動(dòng)信號(hào)EN。電壓輸出良好信號(hào)產(chǎn)生電路包含一阻抗單兀Rll以及一受控晶體管Mil。阻抗單元Rll的一端耦接第二輸入電壓VX。受控晶體管Mll具有一第一輸入/輸出端(漏極)、一第二輸入/輸出端(源極)以及一受控端(柵極)。第一輸入/輸出端耦接阻抗單元Rll的另一端以產(chǎn)生上述電壓輸出良好信號(hào)PG，第二輸入/輸出端耦接一共同電位(即，接地)，以及受控端耦接控制器100，以根據(jù)控制信號(hào)改變操作狀態(tài)為導(dǎo)通或關(guān)斷。當(dāng)輸出判斷信號(hào)Ρ0Κ、啟動(dòng)信號(hào)EN、第一輸入電壓VDD及第二輸入電壓VX均存在時(shí)，控制器100才會(huì)關(guān)斷受控晶體管M11，使電壓輸出良好信號(hào)產(chǎn)生電路產(chǎn)生電壓輸出良好信號(hào)PG0若第二輸入電壓VX早于第一輸入電壓VDD被提供,此時(shí)控制器100中的主要電路(由第一輸入電壓VDD提供操作電力)還未能運(yùn)作，因此轉(zhuǎn)換電路的輸出電壓還未建立,輸出判斷信號(hào)POK為代表輸出電壓未建立的低準(zhǔn)位。因此，第二邏輯電路104輸出高準(zhǔn)位信號(hào)而導(dǎo)通受控晶體管M11，使電壓輸出良好信號(hào)產(chǎn)生電路停止產(chǎn)生電壓輸出良好信號(hào)PG(即電壓輸出良好信號(hào)PG為低準(zhǔn)位)。請(qǐng)參見(jiàn)圖5b，為根據(jù)本發(fā)明的一第一較佳實(shí)施例的防止上電錯(cuò)誤的電壓輸出良好信號(hào)產(chǎn)生電路的電路示意圖。防止上電錯(cuò)誤的電壓輸出良好信號(hào)產(chǎn)生電路包含一阻抗單元R11、一受控晶體管Mll以及一防止上電錯(cuò)誤電路，用以根據(jù)一控制器200的控制產(chǎn)生一電壓輸出良好信號(hào)PG?？刂破?00的一輸入電源端I禹接一第一輸入電壓VDD,以接受操作所需的電力。阻抗單元Rll以及受控晶體管Mll的連接關(guān)系請(qǐng)參見(jiàn)圖5a的說(shuō)明，在此不再重復(fù)。防止上電錯(cuò)誤電路包含一電阻R12，耦接受控晶體管Mll的受控端以及第二輸入電壓VX。當(dāng)?shù)诙斎腚妷篤X早于第一輸入電壓VDD提供時(shí),控制器200雖未能操作而產(chǎn)生一控制信號(hào)關(guān)斷受控晶體管M11，然電阻R12會(huì)隨著第二輸入電壓VX的上升拉高受控晶體管Mll的受控端電位，而使受控晶體管Mll處于導(dǎo)通。因此，電壓輸出良好信號(hào)PG的準(zhǔn)位會(huì)幾乎等于零電位(即接地的電位)。而電阻R12的阻值較高，故當(dāng)上述控制器200開(kāi)始操作并確認(rèn)于偵測(cè)轉(zhuǎn)換電路的輸出電壓已達(dá)預(yù)定值時(shí)，可順利將受控晶體管Mll受控端的電位拉低，使受控晶體管Mll關(guān)斷。此時(shí)，阻抗單元Rll將電壓輸出良好信號(hào)PG的準(zhǔn)位拉高，使電壓輸出良好信號(hào)產(chǎn)生電路產(chǎn)生電壓輸出良好信號(hào)PG。請(qǐng)參見(jiàn)圖5c，為根據(jù)本發(fā)明的一第二較佳實(shí)施例的防止上電錯(cuò)誤的電壓輸出良好信號(hào)產(chǎn)生電路的電路示意圖。相較于圖5b所示的電路，本實(shí)施例的防止上電錯(cuò)誤電路增加一電流源Is，耦接于一電阻R12及一受控晶體管Mll的受控端之間，以提供一電流流經(jīng)電阻R12。電流源Is可以是一耗盡型晶體管，耗盡型晶體管的一第一端(漏極)耦接電阻R12，耗盡型晶體管的一第二端(源極)耦接受控晶體管Mll的受控端，而耗盡型晶體管的一受控端(柵極)與耗盡型晶體管的第二端耦接。另外，圖中所顯示的耗盡型晶體管的基底是連接到源極，但也可以接地而不影響其功能。當(dāng)?shù)诙斎腚妷篤X早于第一輸入電壓VDD提供時(shí)，電流源Is會(huì)于第二輸入電壓VX提供時(shí)，對(duì)晶體管Ml I的受控端充電以提升受控端電位，而使受控晶體管Mll處于導(dǎo)通。此時(shí)，電壓輸出良好信號(hào)PG的準(zhǔn)位會(huì)幾乎等于零電位。而電阻R12可以于靜電放電時(shí)，保護(hù)電流源Is，以降低靜電放電直接對(duì)電流源Is損壞。而控制器200的驅(qū)動(dòng)能力高于電流源Is，于確認(rèn)偵測(cè)轉(zhuǎn)換電路的輸出電壓已達(dá)預(yù)定值時(shí)，可提供高于電流源Is充電電流的放電電流，以順利將受控晶體管Mll受控端的電位拉低，使受控晶體管Mll關(guān)斷而電壓輸出良好信號(hào)PG的準(zhǔn)位可被阻抗單元Rll拉高。請(qǐng)參見(jiàn)圖5d，為根據(jù)本發(fā)明的一第三較佳實(shí)施例的防止上電錯(cuò)誤的電壓輸出良好信號(hào)產(chǎn)生電路的電路示意圖。相較于圖5b所示的電路，本實(shí)施例的防止上電錯(cuò)誤電路增加一晶體管M12，耦接于一電阻R12及一受控晶體管Mll的受控端之間。在本實(shí)施例，晶體管M12為P型晶體管，其第一端(源極)耦接電阻R12，第二端(漏極)耦接受控晶體管Mll的一受控端，而受控端(柵極)稱(chēng)接一第一輸入電壓VDD。當(dāng)?shù)诙斎腚妷篤X早于第一輸入電壓VDD提供時(shí)，晶體管M12的受控端仍在低電位而導(dǎo)通，使得受控晶體管Mll的受控端電位拉高而使受控晶體管Mll導(dǎo)通。此時(shí)，電壓輸出良好信號(hào)PG的準(zhǔn)位會(huì)幾乎等于零電位。而當(dāng)?shù)谝惠斎腚妷篤DD也提供，晶體管M12的受控端電位被抬高而使晶體管M12被關(guān)斷。此時(shí)控制器200也開(kāi)始操作，而可以根據(jù)偵測(cè)轉(zhuǎn)換電路的輸出電壓的結(jié)果直接控制晶體管Mll為導(dǎo)通或關(guān)斷。上述實(shí)施例中的電阻R12也可以直接耦接阻抗單元Rll及受控晶體管Mll的連接點(diǎn)以取代耦接第二輸入電壓VX，以配合不同的電路應(yīng)用環(huán)境提供不同準(zhǔn)位范圍的電壓輸出良好信號(hào)PG。另外，電壓輸出良好信號(hào)產(chǎn)生電路中的阻抗單元Rll及受控晶體管Mll的順序也可以對(duì)調(diào)。請(qǐng)參見(jiàn)圖5e，為根據(jù)本發(fā)明的一第四較佳實(shí)施例的防止上電錯(cuò)誤的電壓輸出良好信號(hào)產(chǎn)生電路的電路示意圖。防止上電錯(cuò)誤的電壓輸出良好信號(hào)產(chǎn)生電路包含一阻抗單元R13、一受控晶體管M13以及一防止上電錯(cuò)誤電路，用以根據(jù)一控制器200的控制產(chǎn)生一電壓輸出良好信號(hào)PG?？刂破?00的一輸入電源端I禹接一第一輸入電壓VDD,以接受操作所需的電力。受控晶體管M13對(duì)應(yīng)控制器200的一控制信號(hào)改變操作狀態(tài)為導(dǎo)通或關(guān)斷。受控晶體管M13具有一第一輸入/輸出端(源極)、一第二輸入/輸出端(漏極)以及一受控端(柵極)，其中第一輸入/輸出端I禹接一第二輸入電壓VX。阻抗單兀R13的一端率禹接受控晶體管M13的第二輸入/輸出端以產(chǎn)生該電壓輸出良好信號(hào)，而另一端耦接一共同電位。防止上電錯(cuò)誤電路包含一電阻R14以及一晶體管M14。電阻R14的一端耦接第二輸入電壓VX，另一端耦接受控晶體管M13的受控端及晶體管M14的第一端(漏極)。晶體管M14的第二端(源極)耦接一共同電位，而受控端(柵極)耦接控制器200以接收控制器200所產(chǎn)生的控制信號(hào)控制。當(dāng)?shù)诙斎腚妷篤X提供而第一輸入電壓未提供的期間，晶體管M14被關(guān)斷。此時(shí)，因電阻R14而使受控晶體管M13也為關(guān)斷，使電壓輸出良好信號(hào)PG維持在低準(zhǔn)位。當(dāng)然，上述的晶體管M14的第二端也可以耦接到受控晶體管M13的第二輸Λ /輸出端，以提供不同準(zhǔn)位范圍的電壓輸出良好信號(hào)PG。如上所述，本發(fā)明完全符合專(zhuān)利三要件:新穎性、創(chuàng)造性和產(chǎn)業(yè)上的實(shí)用性。本發(fā)明在上文中已以較佳實(shí)施例揭露，然熟悉本項(xiàng)技術(shù)者應(yīng)理解的是，該實(shí)施例僅用于描繪本發(fā)明，而不應(yīng)解讀為限制本發(fā)明的范圍。應(yīng)注意的是，舉凡與該實(shí)施例等效的變化與置換，均應(yīng)設(shè)為涵蓋于本發(fā)明的范疇內(nèi)。因此，本發(fā)明的保護(hù)范圍當(dāng)以所附的權(quán)利要求書(shū)所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種防止上電錯(cuò)誤的電壓輸出良好信號(hào)產(chǎn)生電路，其特征在于，用以根據(jù)一控制器的控制產(chǎn)生一電壓輸出良好信號(hào)，其中該控制器的一輸入電源端I禹接一第一輸入電壓，該防止上電錯(cuò)誤的電壓輸出良好信號(hào)產(chǎn)生電路包含: 一阻抗單兀，該阻抗單兀的一端稱(chēng)接一第二輸入電壓； 一受控晶體管，具有一第一輸入/輸出端、一第二輸入/輸出端以及一受控端，其中該第一輸入/輸出端I禹接該阻抗單兀的另一端以產(chǎn)生該電壓輸出良好信號(hào)，該第二輸入/輸出端耦接一共同電位，以及該受控端耦接該控制器以根據(jù)該控制器的一控制信號(hào)改變操作狀態(tài)；以及 一防止上電錯(cuò)誤電路，耦接該受控晶體管的該受控端以及耦接該受控晶體管的該第一輸入/輸出端及該第二輸入電壓其中之一，當(dāng)該第二輸入電壓早于該第一輸入電壓提供時(shí)，該防止上電錯(cuò)誤電路使受控晶體管導(dǎo)通以箝制該電壓輸出良好信號(hào)的準(zhǔn)位低于一預(yù)定電壓值。
2.根據(jù)權(quán)利要求1所述的防止上電錯(cuò)誤的電壓輸出良好信號(hào)產(chǎn)生電路，其特征在于，該防止上電錯(cuò)誤電路包含一電阻，該電阻的一端耦接該受控晶體管的該第一輸入/輸出端及該第二輸入電壓其中之一，另一端耦接該受控晶體管的該受控端。
3.根據(jù)權(quán)利要求1或2所述的防止上電錯(cuò)誤的電壓輸出良好信號(hào)產(chǎn)生電路，其特征在于，該防止上電錯(cuò)誤電路還包含一耗盡型晶體管，該耗盡型晶體管的一第一端耦接該受控晶體管的該第一輸入/輸出端，該耗盡型晶體管的一第二端耦接該受控晶體管的該受控端，而該耗盡型晶體管的一受控端與該耗盡型晶體管的該第二端耦接。
4.根據(jù)權(quán)利要求1或2所述的防止上電錯(cuò)誤的電壓輸出良好信號(hào)產(chǎn)生電路，其特征在于，該防止上電錯(cuò)誤電路還包含一 P型晶體管，該P(yáng)型晶體管的一第一端耦接該受控晶體管的該第一輸入/輸出端，該P(yáng)型晶體管的一第二端耦接該受控晶體管的該受控端，而該P(yáng)型晶體管的一受控端耦接該第一輸入電壓。
5.一種防止上電錯(cuò)誤的控制器，其特征在于，用以于偵測(cè)所控制的一轉(zhuǎn)換電路的一輸出電壓達(dá)一預(yù)定值時(shí)，控制一電壓輸出良好信號(hào)產(chǎn)生電路產(chǎn)生一電壓輸出良好信號(hào)，該控制器包含: 一第一邏輯電路，I禹接一第一輸入電壓；以及 一第二邏輯電路，耦接一第二輸入電壓，該第二邏輯電路的一輸出端耦接該第一邏輯電路的一輸出端； 其中，該第一邏輯電路及該第二邏輯電路分別于該第一輸入電壓及該第二輸入電壓被提供且該輸出電壓達(dá)該預(yù)定值時(shí)，由各自的該輸出端產(chǎn)生一信號(hào)，以共同產(chǎn)生該控制信號(hào)。
6.根據(jù)權(quán)利要求5所述的防止上電錯(cuò)誤的控制器，其特征在于，該第一邏輯電路及該第二邏輯電路為與非門(mén)。
7.一種防止上電錯(cuò)誤的電壓輸出良好信號(hào)產(chǎn)生電路，其特征在于，用以根據(jù)一控制器的控制產(chǎn)生一電壓輸出良好信號(hào)，其中該控制器的一輸入電源端I禹接一第一輸入電壓，該防止上電錯(cuò)誤的電壓輸出良好信號(hào)產(chǎn)生電路包含: 一受控晶體管，對(duì)應(yīng)該控制器的一控制信號(hào)改變操作狀態(tài)，該受控晶體管具有一第一輸入/輸出端、一第二輸入/輸出端以及一受控端，其中該第一輸入/輸出端I禹接一第二輸入電壓；一阻抗單兀，一端I禹接該受控晶體管的該第二輸入/輸出端以產(chǎn)生該電壓輸出良好信號(hào)，另一端耦接一共同電位；以及 一防止上電錯(cuò)誤電路，耦接該受控晶體管的該受控端以及耦接該受控晶體管的該第二輸入/輸出端及該共同電位其中之一，當(dāng)該第二輸入電壓早于該第一輸入電壓提供時(shí)，該防止上電錯(cuò)誤電路使該受控晶體管關(guān)斷。
8.根據(jù)權(quán)利要求7所述的防止上電錯(cuò)誤的電壓輸出良好信號(hào)產(chǎn)生電路，其特征在于，該防止上電錯(cuò)誤電路包含一電阻，該電阻的一端耦接該第二輸入電壓，另一端耦接該受控晶體管的該受控端。
9.根據(jù)權(quán)利要求7或8所述的防止上電錯(cuò)誤的電壓輸出良好信號(hào)產(chǎn)生電路，其特征在于，該防止上電錯(cuò)誤電路還包含一晶體管，該晶體管的一第一端耦接該受控晶體管的該受控端，該晶體管的一第二端耦接該受控晶體管的該第二輸入/輸出端及該共同電位其中之一，而該晶體管的一 受控端耦接該控制器。
全文摘要
一種防止上電錯(cuò)誤的電壓輸出良好信號(hào)產(chǎn)生電路及控制器，信號(hào)產(chǎn)生電路用以根據(jù)一控制器的控制產(chǎn)生電壓輸出良好信號(hào)，控制器的輸入電源端耦接第一輸入電壓。信號(hào)產(chǎn)生電路包含阻抗單元、受控晶體管及防止上電錯(cuò)誤電路。阻抗單元的一端耦接第二輸入電壓。受控晶體管具有第一輸入/輸出端、第二輸入/輸出端及受控端，第一輸入/輸出端耦接阻抗單元另一端以產(chǎn)生電壓輸出良好信號(hào)，第二輸入/輸出端耦接一共同電位，受控端耦接控制器。防止上電錯(cuò)誤電路耦接受控晶體管的受控端以及耦接第一輸入/輸出端及第二輸入電壓其中之一，當(dāng)?shù)诙斎腚妷涸缬诘谝惠斎腚妷禾峁r(shí)，防止上電錯(cuò)誤電路使受控晶體管導(dǎo)通以箝制電壓輸出良好信號(hào)的準(zhǔn)位低于一預(yù)定電壓值。
文檔編號(hào)H03K17/082GK103208983SQ20121001310
公開(kāi)日2013年7月17日 申請(qǐng)日期2012年1月13日 優(yōu)先權(quán)日2012年1月13日
發(fā)明者李立民, 劉中唯, 余仲哲, 徐獻(xiàn)松 申請(qǐng)人:登豐微電子股份有限公司