專利名稱：時(shí)間數(shù)字轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種時(shí)間精確測量技術(shù)領(lǐng)域，尤其涉及一種時(shí)間數(shù)字轉(zhuǎn)換器。
背景技術(shù)：
在許多工程實(shí)際應(yīng)用中，對于速度、距離的測量往往轉(zhuǎn)化為時(shí)間的測量，測量時(shí)間的精度直接影響工程測量的精度，現(xiàn)在對各種測量儀表精度要求越來越高，一些現(xiàn)代化的高新測量技術(shù)如超聲波傳感技術(shù)應(yīng)用越來越廣泛，超聲波順流和逆流的時(shí)差十分微小，使得測量時(shí)間的精度要求越來越高，因此高精度的時(shí)間間隔測量在工程實(shí)際測量中占有非常重要的地位，時(shí)間數(shù)字轉(zhuǎn)換是時(shí)間測量的常用電路，目前常用的時(shí)間數(shù)字轉(zhuǎn)換電路TDC大多是模擬-數(shù)字混合電路，模擬電路工作在低壓環(huán)境下時(shí)容易受周圍噪音和動態(tài)溫度的影響，導(dǎo)致工作不穩(wěn)定。目前時(shí)間數(shù)字轉(zhuǎn)換電路TDC的實(shí)現(xiàn)技術(shù)有時(shí)間放大技術(shù)、計(jì)數(shù)器技術(shù)、游標(biāo)卡尺技術(shù)、電流積分技術(shù)、時(shí)間內(nèi)插技術(shù)，單純的使用上面所述的任何一個(gè)技術(shù)，都難以同時(shí)滿足高精度、大量程的性能要求。
實(shí)用新型內(nèi)容本實(shí)用新型所要解決的技術(shù)問題是針對現(xiàn)有技術(shù)存在的不足，提供一種時(shí)間數(shù)字轉(zhuǎn)換器，該時(shí)間數(shù)字轉(zhuǎn)換器能夠同時(shí)滿足高精度、大量程的性能要求，適合某些對精度、 量程要求高的裝置和場合使用。為解決上述技術(shù)問題，本實(shí)用新型的技術(shù)方案是一種時(shí)間數(shù)字轉(zhuǎn)換器，包括測量控制電路單元，用于給所述時(shí)間數(shù)字轉(zhuǎn)換器中的其它模塊電路提供控制信號，實(shí)現(xiàn)狀態(tài)轉(zhuǎn)換；精細(xì)計(jì)數(shù)接口單元，用于接收所述測量控制電路發(fā)出的脈沖信號，并將所述脈沖信號延長至?xí)r鐘上升沿到來之后并啟動精細(xì)計(jì)數(shù)單元開始計(jì)數(shù)，所述脈沖信號包括開始脈沖信號和停止脈沖信號，所述開始脈沖信號與停止脈沖信號之間的時(shí)間間隔為所測時(shí)間間隔；所述精細(xì)計(jì)數(shù)單元包括環(huán)形延時(shí)鏈、雙邊沿計(jì)數(shù)器、精細(xì)計(jì)數(shù)鎖存器和優(yōu)先級編碼器；所述環(huán)形延時(shí)鏈包括位于芯片左邊最上方的一組與邏輯門和位于其它位置的至少八組非邏輯門，所述這些邏輯門按口字型擺放并首尾相接；所述雙邊沿計(jì)數(shù)器，用于計(jì)量所述脈沖信號在所述環(huán)形延時(shí)鏈中的循環(huán)圈數(shù)作為精細(xì)計(jì)數(shù)值的高位輸出；所述精細(xì)計(jì)數(shù)鎖存器，用于鎖定所述脈沖信號在所述環(huán)形延時(shí)鏈中延遲到達(dá)的位置；所述優(yōu)先級編碼器，用于對所述精細(xì)計(jì)數(shù)鎖存器的輸出信號進(jìn)行編碼并作為精細(xì)計(jì)數(shù)值的低位輸出；粗計(jì)數(shù)單元，用于計(jì)量所測時(shí)間間隔內(nèi)的時(shí)鐘上升沿的數(shù)量并作為粗計(jì)數(shù)值輸出；校準(zhǔn)單元，用于對所述精細(xì)計(jì)數(shù)單元進(jìn)行校準(zhǔn)，獲得一個(gè)內(nèi)部基準(zhǔn)參考時(shí)鐘的校準(zhǔn)數(shù)據(jù)；內(nèi)部寄存器單元，用于存儲所述粗計(jì)數(shù)單元和精細(xì)計(jì)數(shù)單元的計(jì)數(shù)結(jié)果數(shù)據(jù)、校準(zhǔn)原始數(shù)據(jù)和后處理單元的運(yùn)算結(jié)果數(shù)據(jù)；[0015]所述后處理單元，用于將所述內(nèi)部寄存器單元中的數(shù)據(jù)按照如下公式進(jìn)行運(yùn)算 T=T。lk(Nc+(Nfl-Nf2)/Nj)，并將所述運(yùn)算的結(jié)果存入所述內(nèi)部寄存器單元，其中T為所述的所測時(shí)間間隔，Tclk為時(shí)鐘周期，Nc為所述開始脈沖信號和停止脈沖信號之間的粗計(jì)數(shù)值，Nfl為所述開始脈沖信號上升沿到隨后到來的第一個(gè)時(shí)鐘上升沿之間的精細(xì)計(jì)數(shù)值，Nf2為所述停止脈沖信號上升沿到隨后到來的第一個(gè)時(shí)鐘上升沿之間的精細(xì)計(jì)數(shù)值，Nj為所述的一個(gè)內(nèi)部基準(zhǔn)參考時(shí)鐘的校準(zhǔn)數(shù)據(jù)。作為一優(yōu)選實(shí)施方式，所述的精細(xì)計(jì)數(shù)接口包括一個(gè)或門、一個(gè)與非門、一個(gè)與門、一個(gè)T觸發(fā)器、第一 D觸發(fā)器、第二 D觸發(fā)器和第三D觸發(fā)器；所述第一 D觸發(fā)器、第二 D觸發(fā)器和第三D觸發(fā)器分別具有一個(gè)CP端、一個(gè)D端、一個(gè)Q輸出端、一個(gè)使能端和一個(gè) CLR端；所述T觸發(fā)器具有一個(gè)輸入端，一個(gè)時(shí)鐘輸入端，一個(gè)輸出端；所述第一 D觸發(fā)器的 Q輸出端與所述或門的一個(gè)輸入端連接；所述第二 D觸發(fā)器的Q輸出端與所述或門的另一個(gè)輸入端連接；所述第三D觸發(fā)器的D端與所述或門的輸出端連接，所述第三D觸發(fā)器的Q 輸出端與所述與非門的一個(gè)輸入端連接；所述或門的輸出端與所述與非門的另一個(gè)輸入端連接；所述與非門的輸出端與所述與門的一個(gè)輸入端連接；所述與門的輸出端分別與所述第一 D觸發(fā)器、第二 D觸發(fā)器和第三D觸發(fā)器的CLR端連接，所述T觸發(fā)器的輸入端與所述與非門的輸出端連接。作為一種改進(jìn)，所述精細(xì)計(jì)數(shù)單元的輸出端設(shè)有串聯(lián)的用于鎖存的下降沿觸發(fā)的第一寄存器組和用于隔離亞穩(wěn)態(tài)的上升沿觸發(fā)的第二寄存器組。采用了上述技術(shù)方案后，本實(shí)用新型的有益效果是1、由于本時(shí)間數(shù)字轉(zhuǎn)換器采用了基于門延時(shí)的精細(xì)計(jì)數(shù)單元與基于時(shí)鐘的粗計(jì)數(shù)單元相結(jié)合的技術(shù)，其中，基于時(shí)鐘的粗計(jì)數(shù)單元采用了普通二進(jìn)制計(jì)數(shù)法，耗用資源少，量程范圍大；基于門延時(shí)的精細(xì)計(jì)數(shù)單元是利用非門的傳輸延遲來量化時(shí)間間隔，該精度精確到單個(gè)非門的延遲，可實(shí)現(xiàn)PS級的測量；因而，本時(shí)間數(shù)字轉(zhuǎn)換器可以實(shí)現(xiàn)高精度， 大量程時(shí)間間隔的測量。2、由于本時(shí)間數(shù)字轉(zhuǎn)換器設(shè)置了精細(xì)計(jì)數(shù)接口單元，因?yàn)殚_始脈沖信號、停止脈沖信號可能是尖端脈沖，精細(xì)計(jì)數(shù)接口可以使信號脈沖延長至?xí)r鐘上升沿到來之后，防止開始脈沖信號、停止脈沖信號采樣不到。3、在用FPGA編輯器設(shè)計(jì)環(huán)形延時(shí)鏈時(shí)，芯片左邊最上方一組邏輯門實(shí)現(xiàn)與邏輯， 剩余邏輯門組成至少八個(gè)非邏輯，組合邏輯單元按照口字型擺放，環(huán)形延時(shí)鏈的首尾相接， 由于采用了這種結(jié)構(gòu)，每組的連線長度基本相同，并且較短，保證了邏輯單元之間互連線的延時(shí)大致相等，降低連線延時(shí)對整個(gè)邏輯單元的的影響，減少由連線不完全相同引起的偏差，同時(shí)可以保證每個(gè)組合邏輯延時(shí)較小，提高測量精度；另外環(huán)形延時(shí)鏈的采用能夠減少門電路的數(shù)量，進(jìn)而減小門延時(shí)帶來的時(shí)間離散性，節(jié)約資源、節(jié)省芯片面積。4、通過對精細(xì)計(jì)數(shù)單元的輸出插入下降沿觸發(fā)的寄存器組進(jìn)行鎖存，然后送入上升沿觸發(fā)的寄存器組，插入的這兩級寄存器組除了捕獲動態(tài)鎖存器的數(shù)據(jù)之外，還起到隔離亞穩(wěn)態(tài)的作用。以下結(jié)合附圖和實(shí)施例對本實(shí)用新型進(jìn)一步說明。

圖1是本實(shí)用新型實(shí)施例中時(shí)間數(shù)字轉(zhuǎn)換器的結(jié)構(gòu)框圖；[0027]圖2是圖1中精細(xì)計(jì)數(shù)接口單元電路；圖3是圖1中精細(xì)計(jì)數(shù)單元的結(jié)構(gòu)圖；圖4是本實(shí)用新型實(shí)施例中時(shí)間數(shù)字轉(zhuǎn)換器的環(huán)形延時(shí)鏈的布局圖；圖5是本實(shí)用新型實(shí)施例中時(shí)間數(shù)字轉(zhuǎn)換器的測量時(shí)序圖；圖6是圖1中測量控制電路單元的狀態(tài)圖；其中，201.第一 D觸發(fā)器；202.第二 D觸發(fā)器；203.第二 D觸發(fā)器；204.或門； 205.與門；206.與非門；207. T觸發(fā)器；301.與邏輯門組；302.非邏輯門組；303.精計(jì)數(shù)鎖存器；304.雙邊沿計(jì)數(shù)器；305.粗計(jì)數(shù)鎖存器；306.優(yōu)先級編碼器；307.第一寄存器組； 308.第二寄存器組；309.環(huán)形延時(shí)鏈。
具體實(shí)施方式
如圖1所示，一種時(shí)間數(shù)字轉(zhuǎn)換器，它包括測量控制電路單元、精細(xì)計(jì)數(shù)接口單元、粗計(jì)數(shù)單元、精細(xì)計(jì)數(shù)單元、校準(zhǔn)單元、內(nèi)部寄存器單元和后處理單元。如圖2所示，精細(xì)計(jì)數(shù)接口單元包括一個(gè)或門204、一個(gè)與非門206、一個(gè)與門205、 一個(gè)T觸發(fā)器207、第一 D觸發(fā)器201、第二 D觸發(fā)器202和第三D觸發(fā)器203。所述第一 D觸發(fā)器201、第二 D觸發(fā)器202和第三D觸發(fā)器203分別具有一個(gè)CP 端、一個(gè)D端、一個(gè)Q輸出端、一個(gè)使能端和一個(gè)CLR端；所述T觸發(fā)器207具有一個(gè)輸入端，一個(gè)時(shí)鐘輸入端，一個(gè)輸出端；所述第一 D觸發(fā)器201的Q輸出端與所述或門的一個(gè)輸入端連接；所述第二 D觸發(fā)器202的Q輸出端與所述或門的另一個(gè)輸入端連接；所述第三D 觸發(fā)器203的D端與所述或門的輸出端連接，所述第三D觸發(fā)器203的Q輸出端與所述與非門的一個(gè)輸入端連接；所述或門204的輸出端與所述與非門206的另一個(gè)輸入端連接； 所述與非門206的輸出端與所述與門205的一個(gè)輸入端連接；所述與門205的輸出端分別與所述第一 D觸發(fā)器201、第二 D觸發(fā)器202和第三D觸發(fā)器203的CLR端連接，所述T觸發(fā)器207的輸入端與所述與非門的輸出端連接。圖2中，各信號的含義如下start 測量控制電路發(fā)出的開始脈沖信號，上升沿有效；start-En 測量控制電路發(fā)出的使能開始信號脈沖，高電平有效；stop 測量電路發(fā)出的停止脈沖信號，上升沿有效；elk:參考時(shí)鐘信號；start_u 連接精細(xì)計(jì)數(shù)單元，開始精細(xì)計(jì)數(shù)單元計(jì)數(shù)，高電平有效；stop_u 連接精細(xì)計(jì)數(shù)單元，鎖存精細(xì)計(jì)數(shù)單元計(jì)數(shù)，低電平有效；reset_n_c 復(fù)位精細(xì)計(jì)數(shù)單元中的雙邊沿計(jì)數(shù)器已完成初始化，低電平有效；reset_n:測量控制電路發(fā)出的復(fù)位信號；start_dff和stop_dff分別是start與stop 二者產(chǎn)生的能被elk時(shí)鐘捕獲的脈沖信號，脈沖寬度不超過一個(gè)時(shí)鐘周期；當(dāng)resets信號為0時(shí)，三個(gè)寄存器的輸出為0，此時(shí)Start_U為0，精細(xì)計(jì)數(shù)單元關(guān)閉；當(dāng)reSet_n信號為1時(shí)，EN信號為1時(shí)，寄存器響應(yīng) start和stop與elk信號的上升沿，當(dāng)start或者是stop的上升沿到來時(shí)，輸出start_u 變?yōu)?，Start_U=l，啟動精細(xì)計(jì)數(shù)單元，且一直持續(xù)到elk的上升沿，此時(shí)elk為時(shí)鐘的觸發(fā)器將start_u讀入，輸出變?yōu)?，與start_u與非操作后reset_n_C變?yōu)?，使三個(gè)寄存器 CLR,則start_u變?yōu)?，start_u=0,為新的一次計(jì)數(shù)做好準(zhǔn)備；只要start或者stop無有
6效沿，則elk為時(shí)鐘的寄存器輸出始終為0 ；stop_U與elk直接相連，當(dāng)計(jì)數(shù)到elk的上升沿時(shí)，stop_u=l，將精細(xì)計(jì)數(shù)單元的計(jì)數(shù)結(jié)果鎖存。因starts信號是在elk上升沿被CLR， 所以它總是滿足建立時(shí)間，使得Start_dff脈沖維持1個(gè)時(shí)鐘周期；當(dāng)start或者stop置 1時(shí)，輸出start_u信號在elk上升沿到來之前一直為高電平，輸出stop_U信號與時(shí)鐘信號同步。如圖3所示，精細(xì)計(jì)數(shù)單元包括環(huán)形延時(shí)鏈309、雙邊沿計(jì)數(shù)器304和粗計(jì)數(shù)鎖存器305、精細(xì)計(jì)數(shù)鎖存器303和優(yōu)先級編碼器306 ；所述環(huán)形延時(shí)鏈包括位于芯片左邊最上方的一組與邏輯門組301和位于其它位置的十五組非邏輯門組302，所述這些邏輯門按口字型擺放并首尾相接；所述雙邊沿計(jì)數(shù)器304，用于計(jì)量所述脈沖信號在所述環(huán)形延時(shí)鏈中的循環(huán)圈數(shù)作為精細(xì)計(jì)數(shù)值的高位輸出；所述精細(xì)計(jì)數(shù)鎖存器303，用于鎖定所述脈沖信號在所述環(huán)形延時(shí)鏈中延遲到達(dá)的位置；所述優(yōu)先級編碼器306，用于對所述精細(xì)計(jì)數(shù)鎖存器303的輸出信號進(jìn)行編碼并作為精細(xì)計(jì)數(shù)值的低位輸出，精細(xì)計(jì)數(shù)單元的輸出端設(shè)有串聯(lián)的用于鎖存的下降沿觸發(fā)的第一寄存器組307和用于隔離亞穩(wěn)態(tài)的上升沿觸發(fā)的第二寄存器組308。如圖4所示，環(huán)形延時(shí)鏈用FPGA編輯器對邏輯單元的擺放手動布置，芯片左邊最上方的一組邏輯門實(shí)現(xiàn)與邏輯，剩余十五組邏輯門組成十五個(gè)非邏輯，十六個(gè)組合邏輯按口字型擺放，延時(shí)鏈的收尾相接，環(huán)形延時(shí)鏈用于計(jì)數(shù)單元的精細(xì)計(jì)數(shù)；雙邊沿計(jì)數(shù)器，用于計(jì)量開始脈沖信號在環(huán)形延時(shí)鏈中循環(huán)傳播的圈數(shù)，作為計(jì)數(shù)器的高位輸出；鎖存器與異或單元，用于鎖定檢測延遲信號所到達(dá)的位置；優(yōu)先級編碼器，用來對異或門的輸出信號進(jìn)行編碼，通過輸出的編碼確定被測時(shí)間所到達(dá)的位置，作為總計(jì)數(shù)的低位輸出。當(dāng)然，根據(jù)需要，非邏輯的數(shù)量可以做相應(yīng)的變化，例如可以是八個(gè)或八個(gè)以上。如圖5所示，當(dāng)開始脈沖信號或者停止脈沖信號上升沿有效時(shí)，啟動精細(xì)計(jì)數(shù)單元，開始精細(xì)計(jì)數(shù)；當(dāng)時(shí)鐘上升沿有效時(shí)，鎖存數(shù)據(jù)，并且要求經(jīng)過一段時(shí)間之后初始化精細(xì)計(jì)數(shù)單元，使之能響應(yīng)下次開始脈沖信號和停止脈沖，或者其他啟動精細(xì)計(jì)數(shù)單元的信號，在兩次精細(xì)計(jì)數(shù)之間，粗計(jì)數(shù)單元記下時(shí)鐘的周期數(shù)，校準(zhǔn)單元對內(nèi)部基準(zhǔn)參考時(shí)鐘進(jìn)行校準(zhǔn)，后處理單元，用于將所述內(nèi)部寄存器單元中的數(shù)據(jù)按照如下公式進(jìn)行運(yùn)算 T=T。lk(Nc+(Nfl-Nf2)/Nj)，并將所述運(yùn)算的結(jié)果存入所述內(nèi)部寄存器單元，其中T為所述的所測時(shí)間間隔，Tclk為時(shí)鐘周期，Nc為所述開始脈沖信號和停止脈沖信號之間的粗計(jì)數(shù)值，Nfl為所述開始脈沖信號上升沿到隨后到來的第一個(gè)時(shí)鐘上升沿之間的精細(xì)計(jì)數(shù)值，Nf2為所述停止脈沖信號上升沿到隨后到來的第一個(gè)時(shí)鐘上升沿之間的精細(xì)計(jì)數(shù)值，Nj為所述的一個(gè)內(nèi)部基準(zhǔn)參考時(shí)鐘的校準(zhǔn)數(shù)據(jù)。如圖6所示，測量控制電路單元包括基于FPGA的可編程邏輯單元；測量控制電路用來為其它各個(gè)模塊電路提供控制信號，控制整個(gè)電路的工作，當(dāng)初始化信號Init有效時(shí)，系統(tǒng)進(jìn)入初始化狀態(tài)，當(dāng)控制器接收到Start_dff=l的信號時(shí)，控制器由初始化狀態(tài)開始工作；精細(xì)計(jì)數(shù)單元由精細(xì)計(jì)數(shù)接口控制其輸入、輸出；當(dāng)Init有效時(shí)，下一狀態(tài)仍 idle ；當(dāng)Init無效，且控制器輸入start_dff有效時(shí)，用來計(jì)算start_dff到來的次數(shù)cnt 自動加1，狀態(tài)由S_idle進(jìn)入S_1_0狀態(tài)，此時(shí)，啟動粗計(jì)數(shù)單元開始計(jì)數(shù)，寫使能信號有效，將精細(xì)計(jì)數(shù)單元的輸出存入寄存器，在下一個(gè)時(shí)鐘來臨時(shí)，進(jìn)入S_l_l狀態(tài)，寫使能無效，寄存器地址加1，然后判斷cnt是否等于控制器輸入設(shè)定值；如果不相等，進(jìn)入S_2_0狀態(tài)，重復(fù)以上操作。如果相等，進(jìn)入S_j_0狀態(tài)進(jìn)行校準(zhǔn)，粗計(jì)數(shù)器停止計(jì)數(shù)，控制器置輸出 s_c=l，啟動精細(xì)計(jì)數(shù)單元開始對參考時(shí)鐘計(jì)數(shù)，在下個(gè)時(shí)鐘沿，進(jìn)入S_j_l狀態(tài)，同樣置輸出s_c=l，精細(xì)計(jì)數(shù)單元仍在計(jì)數(shù)；在下個(gè)時(shí)鐘沿，進(jìn)入S_j_2狀態(tài)，此時(shí)，精細(xì)計(jì)數(shù)單元停止計(jì)數(shù)，寫使能有效，將用精細(xì)計(jì)數(shù)單元測得的一個(gè)參考時(shí)鐘周期計(jì)數(shù)值存入寄存器中，在下一個(gè)時(shí)鐘來臨時(shí)，進(jìn)入S_j_3狀態(tài)，寄存器地址加1，寫使能有效，將用精細(xì)計(jì)數(shù)單元連續(xù)測得的兩個(gè)時(shí)鐘周期計(jì)數(shù)值存入寄存器，啟動后處理單元開始計(jì)算存到內(nèi)部寄存器中的數(shù)據(jù)；然后進(jìn)入S_idle狀態(tài)，等待再次被初始化。 本實(shí)用新型不局限于上述具體實(shí)施方式
，一切基于本實(shí)用新型的技術(shù)構(gòu)思，所作出的結(jié)構(gòu)上的改進(jìn)，均落入本實(shí)用新型的保護(hù)范圍之中。
權(quán)利要求1.一種時(shí)間數(shù)字轉(zhuǎn)換器，其特征在于，包括測量控制電路單元，用于給所述時(shí)間數(shù)字轉(zhuǎn)換器中的其它模塊電路提供控制信號，實(shí)現(xiàn)狀態(tài)轉(zhuǎn)換；精細(xì)計(jì)數(shù)接口單元，用于接收所述測量控制電路發(fā)出的脈沖信號，并將所述脈沖信號延長至?xí)r鐘上升沿到來之后并啟動精細(xì)計(jì)數(shù)單元開始計(jì)數(shù)，所述脈沖信號包括開始脈沖信號和停止脈沖信號，所述開始脈沖信號與停止脈沖信號之間的時(shí)間間隔為所測時(shí)間間隔；所述精細(xì)計(jì)數(shù)單元包括環(huán)形延時(shí)鏈、雙邊沿計(jì)數(shù)器、精細(xì)計(jì)數(shù)鎖存器和優(yōu)先級編碼器； 所述環(huán)形延時(shí)鏈包括位于芯片左邊最上方的一組與邏輯門和位于其它位置的至少八組非邏輯門，所述這些邏輯門按口字型擺放并首尾相接；所述雙邊沿計(jì)數(shù)器，用于計(jì)量所述脈沖信號在所述環(huán)形延時(shí)鏈中的循環(huán)圈數(shù)作為精細(xì)計(jì)數(shù)值的高位輸出；所述精細(xì)計(jì)數(shù)鎖存器， 用于鎖定所述脈沖信號在所述環(huán)形延時(shí)鏈中延遲到達(dá)的位置；所述優(yōu)先級編碼器，用于對所述精細(xì)計(jì)數(shù)鎖存器的輸出信號進(jìn)行編碼并作為精細(xì)計(jì)數(shù)值的低位輸出；粗計(jì)數(shù)單元，用于計(jì)量所測時(shí)間間隔內(nèi)的時(shí)鐘上升沿的數(shù)量并作為粗計(jì)數(shù)值輸出； 校準(zhǔn)單元，用于對所述精細(xì)計(jì)數(shù)單元進(jìn)行校準(zhǔn)，獲得一個(gè)內(nèi)部基準(zhǔn)參考時(shí)鐘的校準(zhǔn)數(shù)據(jù)；內(nèi)部寄存器單元，用于存儲所述粗計(jì)數(shù)單元和精細(xì)計(jì)數(shù)單元的計(jì)數(shù)結(jié)果數(shù)據(jù)、校準(zhǔn)原始數(shù)據(jù)和后處理單元的運(yùn)算結(jié)果數(shù)據(jù)；所述后處理單元，用于將所述內(nèi)部寄存器單元中的數(shù)據(jù)按照如下公式進(jìn)行運(yùn)算 T=T。lk(Nc+(Nfl-Nf2)/Nj)，并將所述運(yùn)算的結(jié)果存入所述內(nèi)部寄存器單元，其中T為所述的所測時(shí)間間隔，T。lk為時(shí)鐘周期，Nc為所述開始脈沖信號和停止脈沖信號之間的粗計(jì)數(shù)值，Nfl為所述開始脈沖信號上升沿到隨后到來的第一個(gè)時(shí)鐘上升沿之間的精細(xì)計(jì)數(shù)值，Nf2為所述停止脈沖信號上升沿到隨后到來的第一個(gè)時(shí)鐘上升沿之間的精細(xì)計(jì)數(shù)值，Nj為所述的一個(gè)內(nèi)部基準(zhǔn)參考時(shí)鐘的校準(zhǔn)數(shù)據(jù)。
2.如權(quán)利要求1所述的時(shí)間數(shù)字轉(zhuǎn)換器，其特征在于所述非邏輯門為十五組。
3.如權(quán)利要求1所述的時(shí)間數(shù)字轉(zhuǎn)換器，其特征在于所述的精細(xì)計(jì)數(shù)接口包括一個(gè)或門、一個(gè)與非門、一個(gè)與門、一個(gè)T觸發(fā)器、第一 D觸發(fā)器、第二 D觸發(fā)器和第三D觸發(fā)器；所述第一 D觸發(fā)器、第二 D觸發(fā)器和第三D觸發(fā)器分別具有一個(gè)CP端、一個(gè)D端、一個(gè) Q輸出端、一個(gè)使能端和一個(gè)CLR端；所述T觸發(fā)器具有一個(gè)輸入端，一個(gè)時(shí)鐘輸入端，一個(gè)輸出端；所述第一 D觸發(fā)器的Q輸出端與所述或門的一個(gè)輸入端連接；所述第二 D觸發(fā)器的Q輸出端與所述或門的另一個(gè)輸入端連接；所述第三D觸發(fā)器的D端與所述或門的輸出端連接，所述第三D觸發(fā)器的Q輸出端與所述與非門的一個(gè)輸入端連接； 所述或門的輸出端與所述與非門的另一個(gè)輸入端連接； 所述與非門的輸出端與所述與門的一個(gè)輸入端連接；所述與門的輸出端分別與所述第一 D觸發(fā)器、第二 D觸發(fā)器和第三D觸發(fā)器的CLR端連接；所述T觸發(fā)器的輸入端與所述與非門的輸出端連接。
4.如權(quán)利要求1所述的時(shí)間數(shù)字轉(zhuǎn)換器，其特征在于，所述的測量控制電路單元包括基于FPGA的可編程邏輯單元。
5.如權(quán)利要求1所述的時(shí)間數(shù)字轉(zhuǎn)換器，其特征在于所述精細(xì)計(jì)數(shù)單元的輸出端設(shè)有串聯(lián)的用于鎖存的下降沿觸發(fā)的第一寄存器組和用于隔離亞穩(wěn)態(tài)的上升沿觸發(fā)的第二寄存器組。
6.如權(quán)利要求1所述的時(shí)間數(shù)字轉(zhuǎn)換器，其特征在于所述雙邊沿計(jì)數(shù)器包括上升沿觸發(fā)的奇數(shù)計(jì)數(shù)器、下降沿觸發(fā)的偶數(shù)計(jì)數(shù)器和用時(shí)鐘作為選通控制信號的數(shù)據(jù)選擇器， 所述奇數(shù)計(jì)數(shù)器和偶數(shù)計(jì)數(shù)器并聯(lián)，所述奇數(shù)計(jì)數(shù)器和偶數(shù)計(jì)數(shù)器的輸出端連接到所述數(shù)據(jù)選擇器。
專利摘要本實(shí)用新型公開了一種時(shí)間數(shù)字轉(zhuǎn)換器，它包括測量控制電路單元、精細(xì)計(jì)數(shù)接口單元、精細(xì)計(jì)數(shù)單元、粗計(jì)數(shù)單元、校準(zhǔn)單元、內(nèi)部寄存器單元和后處理單元，精細(xì)計(jì)數(shù)單元包括環(huán)形延時(shí)鏈、雙邊沿計(jì)數(shù)器、精細(xì)計(jì)數(shù)鎖存器和優(yōu)先級編碼器；環(huán)形延時(shí)鏈包括位于芯片左邊最上方的一組與邏輯門和位于其它位置的至少八組非邏輯門，所述這些邏輯門按口字型擺放并首尾相接。本實(shí)用新型的時(shí)間數(shù)字轉(zhuǎn)換器，可以精確測量開始脈沖信號和停止脈沖信號之間的時(shí)間間隔，能夠同時(shí)滿足高精度、大量程的性能要求，并且該時(shí)間數(shù)字轉(zhuǎn)換器占空間小，偏差小。
文檔編號H03K5/13GK202121568SQ20112024107
公開日2012年1月18日 申請日期2011年7月11日 優(yōu)先權(quán)日2011年7月11日
發(fā)明者張國慶, 徐永貴, 李寶花, 李惠軍, 牛停舉, 石成江, 譚麗麗, 顏軍 申請人:山東歐龍電子科技有限公司