專利名稱：輸出緩沖器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及調(diào)整輸出端子的輸出電壓的壓擺率的輸出緩沖器電路。
背景技術(shù)：
現(xiàn)在，在半導(dǎo)體集成電路中，經(jīng)常使用輸出緩沖器電路，用來使某一電路的輸出電 壓以所希望的特性輸出至后級的電路的輸入端子。在該輸出緩沖器電路中，要求后級的電路不會因輸出噪聲降低而進行誤動作。對傳統(tǒng)的輸出緩沖器電路進行說明。圖8是表示傳統(tǒng)輸出緩沖器電路的圖。圖9是表示傳統(tǒng)輸出電壓的時序圖。在傳統(tǒng)輸出緩沖器電路中，通過使PM0S81、NM0S82的輸出電壓V0UT的壓擺率平緩 來降低輸出噪聲。因此，構(gòu)成為通過將反相器73、74的驅(qū)動能力設(shè)定為較低，以小電流驅(qū)動 PM0S81、NM0S82。具體而言，通過使反相器73及反相器75具有比通常的邏輯電路低的驅(qū)動能力，或 者用小尺寸的晶體管構(gòu)成。在這樣構(gòu)成的傳統(tǒng)輸出緩沖器中，當輸入電壓VIN成為高電平時，反相器71的輸 出電壓成為低電平，反相器72及反相器74的輸出電壓成為高電平，反相器73及反相器75 的輸出電壓成為低電平，PM0S81導(dǎo)通，NM0S82截止，輸出電壓V0UT成為高電平。這時，經(jīng)電路設(shè)計，使反相器73的驅(qū)動能力較低，因此從反相器73到PM0S81的柵 極的驅(qū)動電流小，所以PM0S81的柵極電壓的變化量變小。因此，PM0S81的輸出電流的變化量也變小。即，在使用驅(qū)動能力高的反相器73、74的情況下，如圖9的虛線所示，輸出電壓 V0UT的壓擺率在期間tlO til中變得陡峭，與之相對，由于反相器73、74的驅(qū)動能力低， 如圖9的實線所示，在期間tlO tl2中變得平緩，其結(jié)果輸出噪聲降低。再者，輸入電壓VIN成為低電平時也同樣(例如，參照專利文獻1 日本特開平 11-145806 號公報)。但是，在傳統(tǒng)技術(shù)中，雖然輸出噪聲降低，但PM0S81的輸出電流的變化量少，且輸 出電壓V0UT的壓擺率變得平緩，因此輸出緩沖器電路的響應(yīng)速度會遲緩。

發(fā)明內(nèi)容
本發(fā)明鑒于上述課題構(gòu)思而成，其目的在于提供能夠降低輸出噪聲且抑制響應(yīng)速 度的遲緩的輸出緩沖器電路。(1)在權(quán)利要求1中所述的發(fā)明中，提供一種輸出緩沖器電路，調(diào)整輸出端子的輸 出電壓的壓擺率，其特征在于包括從電源端子向所述輸出端子供給電流的多個第一晶體 管；從所述輸出端子向接地端子供給電流的多個第二晶體管；以及控制電路，控制所述第 一及所述第二晶體管，以被輸入輸入電壓并輸出所述輸出電壓，所述控制電路通過驅(qū)動控 制所述第一晶體管及第二晶體管的具有規(guī)定以下的驅(qū)動能力的邏輯電路，當所述輸出電壓在不包含所述電源電壓的1/2倍的規(guī)定范圍發(fā)生變化時，使規(guī)定數(shù)(2以上)的所述第一晶 體管或所述第二晶體管導(dǎo)通，當所述輸出電壓在所述規(guī)定范圍以外發(fā)生變化時，使比所述 規(guī)定數(shù)少的數(shù)的所述第一晶體管或所述第二晶體管導(dǎo)通。(2)在權(quán)利要求2所述的發(fā)明中，提供一種輸出緩沖器電路，其特征在于在權(quán)利 要求1所述的輸出緩沖器電路中，所述控制電路具備第二邏輯電路，該第二邏輯電路具有 與所述電源電壓的1/2倍不同的反相電壓，通過所述輸出電壓和所述反相電壓的大小關(guān) 系，使對應(yīng)于所述輸出電壓在所述規(guī)定范圍或所述規(guī)定范圍以外的數(shù)的所述第一晶體管或
第二晶體管導(dǎo)通。(3)在權(quán)利要求3所述的發(fā)明中，提供一種輸出緩沖器電路，其特征在于在權(quán)利 要求2所述的輸出緩沖器電路中，所述第二邏輯電路具有在所述電源電壓降低時所述反相 電壓接近所述電源電壓的1/2倍的特性。(4)在權(quán)利要求4所述的發(fā)明中，提供一種輸出緩沖器電路，其特征在于在權(quán)利 要求1所述的輸出緩沖器電路中，所述控制電路具備第三邏輯電路，該第三邏輯電路具有 在能夠允許所述電源電壓的變動的電源電壓變動范圍中常低于所述電源電壓的1/2倍的 第一反相電壓和/或常高于所述電源電壓的1/2倍的第二反相電壓，通過所述輸出電壓和 所述第一反相電壓的大小關(guān)系和/或所述輸出電壓和所述第二反相電壓的大小關(guān)系，使對 應(yīng)于所述輸出電壓在所述規(guī)定范圍或所述規(guī)定范圍以外的數(shù)的所述第一晶體管或第二晶 體管導(dǎo)通。(5)在權(quán)利要求5所述的發(fā)明中，提供一種輸出緩沖器電路，其特征在于在權(quán)利 要求4所述的輸出緩沖器電路中，所述第三邏輯電路具有在所述電源電壓降低時所述第一 及所述第二反相電壓接近所述電源電壓的1/2倍的特性。(發(fā)明效果)在本發(fā)明中，在包含容易發(fā)生輸出噪聲的電源電壓的1/2倍的范圍(規(guī)定范圍以 外)中，使用具有規(guī)定以下的驅(qū)動能力的邏輯電路，并使少于規(guī)定數(shù)的數(shù)的第一晶體管或 第二晶體管導(dǎo)通，因此輸出電壓的壓擺率變得平穩(wěn)，且能夠降低輸出噪聲。另一方面，在不包含對輸出噪聲影響少的電源電壓的1/2倍的規(guī)定范圍中，即使 使用具有規(guī)定以下的驅(qū)動能力的邏輯電路，也使規(guī)定數(shù)(2以上)的第一晶體管或第二晶體 管導(dǎo)通，因此輸出電壓的壓擺率變得陡峭且抑制輸出緩沖器電路的響應(yīng)速度變遲緩。


圖1是表示第--實施方式的輸出緩沖器電路的圖。
圖2是表示第--實施方式的輸出緩沖器電路的反相電壓的圖。
圖3是表示第--實施方式的輸出緩沖器電路的輸出電壓的時序圖
圖4是表示電源電壓高時和低時的輸出電壓的時序圖。
圖5是表示第二二實施方式的輸出緩沖器電路的圖。
圖6是表示第二二實施方式的輸出緩沖器電路的反相電壓的圖。
圖7是表示第二二實施方式的輸出緩沖器電路的輸出電壓的時序圖
圖8是表示傳統(tǒng)輸出緩沖器電路的圖。
圖9是表示傳統(tǒng)輸出電壓的時序圖。
具體實施方式
以下，參照附圖，就本發(fā)明的實施方式進行說明。(1)實施方式的概要在本實施方式的輸出緩沖器電路中，與傳統(tǒng)技術(shù)同樣地，通過電路設(shè)計成驅(qū)動輸 出級的晶體管的邏輯電路的驅(qū)動能力低于通常的邏輯電路的驅(qū)動能力，減小從邏輯電路到 輸出級的晶體管的柵極的驅(qū)動電流，并使輸出級的晶體管的柵極電壓的變化量少。因而，輸 出級的晶體管的輸出電流的變化量也少，使輸出級的晶體管的輸出電壓的壓擺率緩和，因 此降低輸出噪聲。另一方面，對于輸出電壓變化的整個范圍，若緩和輸出級的晶體管的輸出電壓的 壓擺率，則輸出緩沖器電路的響應(yīng)速度的遲緩會成為問題。于是在本實施方式中，著眼于成為輸出噪聲的原因在于電源電壓的1/2倍的附近 范圍(規(guī)定范圍以外)的情形，在該附近范圍中使輸出電壓的壓擺率平穩(wěn)，而在規(guī)定范圍 (附近范圍以外)中使壓擺率陡峭。具體而言，使附近范圍中導(dǎo)通的輸出級的晶體管的數(shù)多于在規(guī)定范圍(附近范圍 外)中導(dǎo)通的輸出級的晶體管的數(shù)，從而使規(guī)定范圍中的壓擺率陡峭，并抑制響應(yīng)速度的 遲緩。(2)實施方式的詳細<第一實施方式>首先，對輸出緩沖器電路的結(jié)構(gòu)進行說明。圖1是表示輸出緩沖器電路的圖。圖2是表示反相電壓的圖。輸出緩沖器電路具備控制電路10;作為第一晶體管起作用的PMOS晶體管 (PMOS) 31 32 ；以及作為第二晶體管起作用的NMOS晶體管(NMOS) 33 34。控制電路10具有反相器11 17、N0R18及NAND19。此外，輸入至輸出緩沖器電 路的電壓為輸入電壓VIN，從輸出緩沖器電路輸出的電壓為輸出電壓V0UT，反相器13 14、 反相器17和反相器15的輸出電壓分別為電壓Sl S4，反相器11的輸出電壓為電壓S5。本實施方式的反相器13、14、15、17作為具有規(guī)定以下的驅(qū)動能力的邏輯電路起 作用，而N0R18和NAND19作為具有與電源電壓的倍不同的反相電壓的第二邏輯電路起 作用。控制電路10的第一輸入端子inl與輸出緩沖器電路的輸入端子連接，第二輸入端 子in2與輸出緩沖器電路的輸出端子連接，第一輸出端子outl與PM0S31的柵極連接，第二 輸出端子out2與PM0S32的柵極連接，第三輸出端子out3與匪0S33的柵極連接，第四輸出 端子out4與NM0S34的柵極連接。PM0S31的源極與電源端子連接，而漏極與輸出緩沖器電 路的輸出端子連接。PM0S32的源極與電源端子連接，而漏極與輸出緩沖器電路的輸出端子 連接。NM0S33的源極與接地端子連接，而漏極與輸出緩沖器電路的輸出端子連接。NM0S34 的源極與接地端子連接，而漏極與輸出緩沖器電路的輸出端子連接。反相器11的輸入端子與輸出緩沖器電路的輸入端子連接，而輸出端子與反相器 12的輸入端子和N0R18的第一輸入端子和NAND19的第一輸入端子和反相器16的輸入端 子連接。反相器13的輸入端子與反相器12的輸出端子連接，而輸出端子與PM0S31的柵極連接。反相器14的輸入端子與N0R18的輸出端子連接，而輸出端子與PM0S32的柵極連接。 反相器17的輸入端子與反相器16的輸出端子連接，而輸出端子與NM0S33的柵極連接。反 相器15的輸入端子與NAND19的輸出端子連接，而輸出端子與NM0S34的柵極連接。輸出緩 沖器電路的輸出端子與N0R18及NAND19的第二輸入端子連接。 反相器13 15及反相器17的驅(qū)動能力低于通常的邏輯電路的驅(qū)動能力。具體 而言，例如用小尺寸的晶體管構(gòu)成反相器13 15及反相器17，以輸出少于規(guī)定值的電流。如圖2所示，通過預(yù)先適當?shù)卣{(diào)整N0R18內(nèi)部的PMOS (未圖示)及NMOS (未圖示) 的驅(qū)動能力，在能夠允許電源電壓VDD的變動的電源電壓變動范圍中，N0R18的反相電壓VL 具有常低于通常的邏輯電路的反相電壓(VDD/2)的特性。即，N0R18具有反相電壓VL低于 電源電壓變動的最低電壓(VDD/2)的特性。此外，N0R18具有當電源電壓VDD降低時N0R18的反相電壓VL升高而接近電壓 (VDD/2)的特性。通過預(yù)先調(diào)整NAND19內(nèi)部的PMOS (未圖示)及NMOS (未圖示)的驅(qū)動能力，在能 夠允許電源電壓VDD的變動的電源電壓變動范圍中，NAND19的反相電壓VH具有常高于通 常的邏輯電路的反相電壓(VDD/2)的特性。S卩，NAND19具有反相電壓VH高于電源電壓變 動的最高電壓(VDD/2)的特性。此外，NAND19具有當電源電壓VDD降低時NAND19的反相電壓VH降低而接近電壓 (VDD/2)的特性。如此，作為第二邏輯電路起作用的N0R18和NAND19具有當電源電壓降低時反相電 壓VL、VH接近電源電壓的1/2倍的特性。從而，如在圖4中后述的那樣，當電源電壓低時，能夠縮窄使輸出電壓的壓擺率平 穩(wěn)的1/2電源電壓附近范圍(規(guī)定范圍以外)，并能擴大使壓擺率陡峭的規(guī)定范圍。其結(jié)果 能夠增大針對低電源電壓時的響應(yīng)速度遲緩的抑制效果。再者，當電源電壓低時，輸出電壓的壓擺率變得平緩，因此即使縮窄1/2電源電壓 附近范圍，也有效地降低輸出噪聲。PM0S31 32將電流從電源端子供給至輸出緩沖器電路的輸出端子。NM0S33 34 將電流從輸出緩沖器電路的輸出端子供給至接地端子?？刂齐娐?0控制PM0S31 32及NM0S33 34的導(dǎo)通、截止，以被輸入輸入電壓 VIN，并輸出電壓V0UT?？刂齐娐?0通過輸出電壓VOUT和N0R18的反相電壓VL及NAND19的反相電壓VH 的大小關(guān)系，判定輸出電壓VOUT是否在規(guī)定范圍變化。當輸出電壓VOUT在規(guī)定范圍發(fā)生 變化時，控制電路10使PM0S31 32兩個或NM0S33 34兩個導(dǎo)通，使輸出電壓VOUT的壓 擺率陡峭。此外，當輸出電壓VOUT在規(guī)定范圍以外且在電壓(VDD/2)附近變化時，控制電路 10只使PM0S31或只使NM0S33導(dǎo)通，從而使用規(guī)定驅(qū)動能力以下的反相器13、17維持平穩(wěn) 的輸出電壓VOUT的壓擺率。接著，對輸出緩沖器電路的動作進行說明。圖3是表示輸出電壓的時序圖。在期間t0 tl中，輸入電壓VIN成為高電平，電壓Sl及電壓S3成為低電平。因而，PM0S31導(dǎo)通，且NM0S33截止。在此，反相器13的驅(qū)動能力被電路設(shè)計成低于通常的邏輯電路的驅(qū)動能力，因此 從反相器13到PM0S31的柵極的驅(qū)動電流少，且PM0S31的柵極電壓的變化量少。因而， PM0S31的輸出電流的變化量也少，受PM0S31的控制的輸出電壓V0UT的壓擺率變得平緩，因 此降低輸出噪聲。此外，對于反相器14及PM0S32而言也同樣，對于反相器17及NM0S3而 言3也同樣，對于反相器15及NM0S34而言也同樣。輸出電壓V0UT從低電平升高，但低于N0R18的反相電壓VL，因此對于N0R18及 NAND19而言是低電平。因而，在N0R18中輸出電壓V0UT為低電平且電壓S5也為低電平，因 此電壓S2也成為低電平，PM0S32導(dǎo)通。此外，在NAND19中輸出電壓V0UT為低電平，因此 電壓S4也成為低電平，NM0S34截止。S卩，這時，PM0S31 32兩個都導(dǎo)通，輸出電壓V0UT的壓擺率變?yōu)槎盖汀Ｒ蚨?個 PM0S控制輸出電壓V0UT，因此輸出緩沖器電路的響應(yīng)速度變快。在期間tl t2中，輸出電壓V0UT高于N0R18的反相電壓VL，因此對于N0R18而 言是高電平。因而，在N0R18中輸出電壓V0UT為高電平，因此電壓S2成為高電平，PM0S32截止。S卩，這時控制電路10監(jiān)視第二輸入端子in2的輸出電壓V0UT，判定輸出電壓V0UT 是否高于N0R18的反相電壓VL。若輸出電壓V0UT高于N0R18的反相電壓VL，則只使PM0S31 導(dǎo)通，輸出電壓V0UT的壓擺率變得平緩。因而，1個PM0S控制輸出電壓V0UT，因此輸出緩 沖器電路的響應(yīng)速度變得遲緩。因而，當輸出電壓V0UT在電壓(VDD/2)附近變化的時候是 最擔心輸出噪聲發(fā)生的時候，這時輸出緩沖器電路的響應(yīng)速度遲緩，因此輸出噪聲降低。在期間t2 t3中，對應(yīng)于輸入電壓VIN為高電平的期間，輸出電壓V0UT也為高 電平。在期間t3 t4中，輸入電壓VIN成為低電平，電壓S1及電壓S3成為高電平。因 而，PM0S31截止，NM0S33導(dǎo)通。輸出電壓V0UT從高電平降低，但高于NAND19的反相電壓VH，因此對于N0R18及 NAND19而言是高電平。因而，在N0R18中輸出電壓V0UT為高電平，因此電壓S2也成為高電 平，PM0S32截止。此外，在NAND19中輸出電壓V0UT為高電平，電壓S5也為高電平，因此電 壓S4也成為高電平，NM0S34導(dǎo)通。S卩，這時NM0S33 34兩個都導(dǎo)通，輸出電壓V0UT的壓擺率變得陡峭。因而，2個 NM0S控制輸出電壓V0UT，因此輸出緩沖器電路的響應(yīng)速度變快。 在期間t4 t5中，輸出電壓V0UT低于NAND19的反相電壓VH，因此對于NAND19而 言是低電平。因而，在NAND19中輸出電壓V0UT為低電平，因此電壓S4成為低電平，NM0S34 截止。 S卩，這時控制電路10監(jiān)視第二輸入端子in2的輸出電壓V0UT，判定輸出電壓V0UT 是否低于NAND19的反相電壓VH。若輸出電壓V0UT低于NAND19的反相電壓VH，則只使 NM0S33導(dǎo)通，輸出電壓V0UT的壓擺率變得平緩。因而，1個NM0S控制輸出電壓V0UT，因此 輸出緩沖器電路的響應(yīng)速度變得遲緩。因而，輸出電壓V0UT在電壓(VDD/2)附近變化的時 候為最擔心輸出噪聲發(fā)生的時候，但這時輸出緩沖器電路的響應(yīng)速度變得遲緩，因此輸出 噪聲降低。
接著，比較電源電壓VDD高的場合與低的場合，并對輸出緩沖器電路的動作進行 說明。圖4是表示電源電壓高時和低時的輸出電壓的時序圖，(A)為電源電壓高的場合， (B)為電源電壓低的場合。當電源電壓VDD高時，如圖4的(A)所示，PM0S31 32及NM0S33 34的整個輸 出電流的變化量增多，因此與圖4的(B)的電源電壓VDD低的場合相比，輸出電壓VOUT的 壓擺率整體變得陡峭，從而輸出緩沖器的響應(yīng)速度變快，但處于噪聲變大的狀態(tài)。
因此，在本實施方式中，通過加長最擔心輸出噪聲發(fā)生的電壓(VDD/2)附近(規(guī)定 范圍以外)的期間，使輸出電壓VOUT的壓擺率平緩，降低輸出噪聲。具體而言，當電源電壓VDD高時，N0R18的反相電壓VL變低(參照圖2)，因此如圖 4的(A)所示，N0R18的反相電壓VL與電壓(VDD/2)的差值變大，圖3的輸出電壓VOUT的 壓擺率陡峭的期間t0 tl變短，輸出電壓VOUT的壓擺率平緩的期間tl t2變長。此外，NAND19的反相電壓VH和電壓(VDD/2)的差值變大，圖3的期間t3 t4變 短，期間t4 t5加長。當電源電壓VDD低時，如圖4的(B)所示，PM0S31 32及NM0S33 34的輸出電 流的變化量變少，因此與圖4的㈧的電源電壓VDD高的場合相比，輸出電壓VOUT的壓擺 率整體變得平緩，輸出噪聲降低，但處于響應(yīng)速度顯著遲緩的狀態(tài)。該場合，輸出噪聲小(在VDD/2附近的壓擺率平穩(wěn))，因此最擔心輸出噪聲發(fā)生的 電壓(VDD/2)附近的輸出電壓VOUT的壓擺率變平緩的期間短也可。于是，在本實施方式中，一方面縮短最擔心輸出噪聲發(fā)生的電壓(VDD/2)附近(規(guī) 定范圍以外)的期間，另一方面加長輸出電壓VOUT的壓擺率變得陡峻的規(guī)定范圍的期間， 從而抑制響應(yīng)速度顯著遲緩。具體而言，當電源電壓VDD低時，N0R18的反相電壓VL變高(參照圖2)，如圖4 的(B)所示，N0R18的反相電壓VL和電壓(VDD/2)的差值變小，圖3的輸出電壓VOUT的壓 擺率陡峭的期間t0 tl變長，輸出電壓VOUT的壓擺率平緩的期間tl t2變短。此外， NAND19的反相電壓VH和電壓(VDD/2)的差值變小，圖3的期間t3 t4變長，期間t4 t5變短。這樣，當輸出電壓VOUT從接地電壓VSS變化到N0R18的反相電壓VL時，以及從電 源電壓VDD變化到NAND19的反相電壓VH時，2個MOS晶體管兩方控制輸出電壓V0UT，因此 輸出電壓VOUT的壓擺率變得陡峭。因而，輸出緩沖器電路的響應(yīng)速度變快。此外，當輸出電壓VOUT在電壓(VDD/2)附近變化的上述以外的場合，只有1個MOS 晶體管控制輸出電壓V0UT，因此輸出電壓VOUT的壓擺率得到緩和。因而，輸出緩沖器電路 的響應(yīng)速度變遲緩，因此輸出噪聲降低。再者，在期間t0 t2的動作中，輸出電壓VOUT的壓擺率的斜率，在圖3中變更1 次，但變更規(guī)定次數(shù)也可(未圖示)。這時要適當準備具有反相電壓的邏輯電路及MOS晶體 管，并且基于反相電壓及輸出電壓V0UT，控制電路10適當控制MOS晶體管。<第二實施方式>接著對第二實施方式進行說明。首先，對輸出緩沖器電路的結(jié)構(gòu)進行說明。
圖5是表示輸出緩沖器電路的圖。圖6是表示反相電壓的圖。輸出緩沖器電路具備控制電路40 ；作為第一晶體管起作用的PM0S晶體管61 62 ；以及作為第二晶體管起作用的NM0S晶體管63 64?？刂齐娐?0具有反相器41 49、NAND51、NAND52、N0R53及N0R54。此外，輸入至 輸出緩沖器電路的電壓為輸入電壓VIN，從輸出緩沖器電路輸出的電壓為輸出電壓V0UT， 反相器43、NAND52、反相器49和N0R54的輸出電壓分別為電壓S9 S12。本實施方式的反相器44、46作為第三邏輯電路起作用?？刂齐娐?0的第一輸入端子inl與輸出緩沖器電路的輸入端子連接，第二輸入端 子in2與輸出緩沖器電路的輸出端子連接，第一輸出端子outl與PM0S61的柵極連接，第二 輸出端子out2與PM0S62的柵極連接，第三輸出端子out3與NM0S63的柵極連接，第四輸出 端子out4與NM0S64的柵極連接。PM0S61的源極與電源端子連接，而漏極與輸出緩沖器電 路的輸出端子連接。PM0S62的源極與電源端子連接，而漏極與輸出緩沖器電路的輸出端子 連接。NM0S63的源極與接地端子連接，而漏極與輸出緩沖器電路的輸出端子連接。NM0S64 的源極與接地端子連接，而漏極與輸出緩沖器電路的輸出端子連接。反相器41的輸入端子與輸出緩沖器電路的輸入端子連接，而輸出端子與反相器 42及反相器48的輸入端子連接。反相器43的輸入端子與反相器42的輸出端子連接，而 輸出端子與PM0S61的柵極連接。反相器49的輸入端子與反相器48的輸出端子連接，而輸 出端子與NM0S63的柵極連接。NAND51的第一輸入端子與反相器42的輸出端子連接，而第 二輸入端子與反相器44的輸出端子連接，且第三輸入端子與反相器47的輸出端子連接，而 輸出端子與NAND52的第二輸入端子連接。NAND53的第一輸入端子與反相器48的輸出端 子連接，而第二輸入端子與反相器46的輸出端子連接，且第三輸入端子與反相器45的輸出 端子連接，而輸出端子與N0R54的第二輸入端子連接。NAND52的第一輸入端子與反相器42 的輸出端子連接，而輸出端子與PM0S62的柵極連接。N0R54的第一輸入端子與反相器48的 輸出端子連接，而輸出端子與NM0S64的柵極連接。反相器44的輸入端子與輸出緩沖器電 路的輸出端子連接，輸出端子與反相器45的輸入端子連接。反相器46的輸入端子與輸出 緩沖器電路的輸出端子連接，而輸出端子與反相器47的輸入端子連接。反相器43和NAND52和N0R54和反相器49的驅(qū)動能力低于通常的邏輯電路的驅(qū) 動能力。具體而言，例如用小尺寸的晶體管構(gòu)成反相器43和NAND52和N0R54和反相器49， 以輸出少于規(guī)定值的電流。如圖6所示，反相器46的反相電壓VL具有與第一實施方式的N0R18的反相電壓 VL相同的特性。反相器44的反相電壓VH具有與第一實施方式的NAND19的反相電壓VH相同的特性。接著，對輸出緩沖器電路的動作進行說明。圖7是表示輸出電壓的時序圖。在期間t0 tl中，輸入電壓VIN成為高電平，電 壓S5及電壓S8成為高電平，電壓S9及電壓S11成為低電平。因而，PM0S61導(dǎo)通，NM0S63截止。輸出電壓V0UT從低電平升高，但低于反相器46的反相電壓VL，因此對于反相器 44及反相器46而言是低電平。因而，電壓S1及電壓S4成為高電平，電壓S2 S3成為低
9電平。在NAND51中電壓S3為低電平，因此電壓S6成為高電平，在NAND52中電壓S5 S6 為高電平，因此電壓S10成為低電平，PM0S62導(dǎo)通。此外，在N0R53中電壓S4為高電平，因 此電壓S7成為低電平，在N0R54中電壓S8為高電平，因此電壓S12成為低電平，NM0S64截止。S卩，這時PM0S61 62的兩個都導(dǎo)通，輸出電壓V0UT的壓擺率變得陡峭。因而，2 個PM0S控制輸出電壓V0UT。在期間tl t2中，輸出電壓V0UT高于反相器46的反相電壓VL，因此對于反相 器46而言是高電平。因而，電壓51及電壓53成為高電平，電壓S2及電壓S4成為低電平。 在NAND51中電壓S1和電壓S3和電壓S5為高電平，因此電壓S6成為低電平，在NAND52中 電壓S6為低電平，因此電壓S10成為高電平，PM0S62截止。S卩，這時控制電路40監(jiān)視第二輸入端子in2的輸出電壓V0UT，并判定輸出電壓 V0UT是否高于反相器46的反相電壓VL。若輸出電壓V0UT高于反相器46的反相電壓VL，則 只使PM0S61導(dǎo)通，輸出電壓V0UT的壓擺率變得平緩。因而，1個PM0S控制輸出電壓V0UT。在期間t2 t3中，輸出電壓V0UT高于反相器44的反相電壓VH，因此對于反相 器44而言是高電平。因而，電壓51及電壓54成為低電平，電壓S2 S3成為高電平。在 NAND51中電壓S1為低電平，因此電壓S6成為高電平，在NAND52中電壓S5 S6為高電平， 因此電壓S10成為低電平，PM0S62導(dǎo)通。S卩，這時控制電路40監(jiān)視第二輸入端子in2的輸出電壓V0UT，并判定輸出電壓 V0UT是否高于反相器44的反相電壓VH。若輸出電壓V0UT高于反相器44的反相電壓VH， 則PM0S61 62兩個都導(dǎo)通，輸出電壓V0UT的壓擺率變得陡峭。因而，2個PM0S控制輸出 電壓V0UT。在期間t3 t4中，對應(yīng)于輸入電壓VIN為高電平的期間，輸出電壓V0UT也為高 電平。在期間t4 t5中，輸入電壓VIN成為低電平，電壓S5及電壓S8成為低電平，電 壓S9及電壓S11成為高電平。因而，PM0S61截止，NM0S63導(dǎo)通。輸出電壓V0UT從高電平降低，但高于反相器44的反相電壓VH，因此對于反相器 44及反相器46而言是高電平。因而，電壓S1及電壓S4成為低電平，電壓S2 S3成為高 電平。在N0R53中電壓S2為高電平，因此電壓S7成為低電平，在N0R54中電壓S7 S8為 低電平，因此電壓S12成為高電平，NM0S64導(dǎo)通。此外，在NAND51中電壓S1為低電平，因 此電壓S6成為高電平，在NAND52中電壓S5為低電平，因此電壓S12也成為高電平，PM0S62 截止。S卩，這時NM0S63 64兩個都導(dǎo)通，輸出電壓V0UT的壓擺率變得陡峭。因而，2個 NM0S控制輸出電壓V0UT。在期間t5 t6中，輸出電壓V0UT低于反相器44的反相電壓VH，因此對于反相 器44而言是低電平。因而，電壓51及電壓53成為高電平，電壓S2及電壓S4成為低電平。 在N0R53中電壓S2和電壓S4和電壓S8為低電平，因此電壓S7成為高電平，在N0R54中電 壓S7為高電平，因此電壓S12成為低電平，NM0S64截止。即，這時控制電路40監(jiān)視第二輸入端子in2的輸出電壓V0UT，并判定輸出電壓 V0UT是否低于反相器44的反相電壓VH。若輸出電壓V0UT低于反相器44的反相電壓VH，則只使NM0S63導(dǎo)通，輸出電壓V0UT的壓擺率變得平緩。因而，1個NM0S控制輸出電壓V0UT。在期間t6 t7中，輸出電壓V0UT低于反相器46的反相電壓VL，因此對于反相 器46而言是低電平。因而，電壓51及電壓54成為高電平，電壓S2 S3成為低電平。在 N0RR53中電壓S4為高電平，因此電壓S7成為低電平，在N0R54中電壓S7 S8為低電平， 因此電壓S12成為高電平，NM0S64導(dǎo)通。S卩，這時控制電路40監(jiān)視第二輸入端子in2的輸出電壓V0UT，并判定輸出電壓 V0UT是否低于反相器46的反相電壓VL。若輸出電壓V0UT低于反相器46的反相電壓VL， 則NM0S63 64兩個都導(dǎo)通，輸出電壓V0UT的壓擺率變得陡峭。因而，2個NM0S控制輸出 電壓V0UT。這樣，在輸出電壓V0UT從接地電壓VSS變化至反相器46的反相電壓VL的場合； 從反相器44的反相電壓VH變化至電源電壓VDD的場合；從電源電壓VDD變化至反相器44 的反相電壓VH的場合；以及從反相器46的反相電壓VL變化至接地電壓VSS的場合，2個 M0S晶體管兩個都控制輸出電壓V0UT，因此輸出電壓V0UT的壓擺率變得陡峭。因而，輸出 緩沖器電路的響應(yīng)速度變快。此外，當輸出電壓V0UT在電壓(VDD/2)附近變化的上述以外的場合，只1個M0S 晶體管控制輸出電壓V0UT，因此輸出電壓V0UT的壓擺率變得平緩。因而，輸出緩沖器電路 的響應(yīng)速度變得遲緩，因此輸出噪聲降低。再者，在期間t0 t3的動作中，輸出電壓V0UT的壓擺率的斜率，在圖7中變更2 次，但變更規(guī)定次數(shù)也可(未圖示)。這時，適當準備具有反相電壓的邏輯電路及M0S晶體 管，并基于反相電壓及輸出電壓V0UT，控制電路40適當控制M0S晶體管。符號說明
10控制電路
31 32 PM0S 晶體
33 34 NM0S 晶體
11 17反相器
18 NOR
19 NAND
權(quán)利要求
一種輸出緩沖器電路，調(diào)整輸出端子的輸出電壓的壓擺率，其特征在于包括從電源端子向所述輸出端子供給電流的多個第一晶體管；從所述輸出端子向接地端子供給電流的多個第二晶體管；以及控制電路，控制所述第一及所述第二晶體管，以被輸入輸入電壓并輸出所述輸出電壓，所述控制電路通過驅(qū)動控制所述第一晶體管及第二晶體管的具有規(guī)定以下的驅(qū)動能力的邏輯電路，當所述輸出電壓在不包含所述電源電壓的1/2倍的規(guī)定范圍發(fā)生變化時，使規(guī)定數(shù)的所述第一晶體管或所述第二晶體管導(dǎo)通，其中規(guī)定數(shù)為2以上的數(shù)，當所述輸出電壓在所述規(guī)定范圍以外發(fā)生變化時，使比所述規(guī)定數(shù)少的數(shù)的所述第一晶體管或所述第二晶體管導(dǎo)通。
2.如權(quán)利要求1所述的輸出緩沖器電路，其特征在于所述控制電路具備第二邏輯電路，該第二邏輯電路具有與所述電源電壓的1/2倍不同 的反相電壓，通過所述輸出電壓和所述反相電壓的大小關(guān)系，使對應(yīng)于所述輸出電壓在所述規(guī)定范 圍或所述規(guī)定范圍以外的數(shù)的所述第一晶體管或第二晶體管導(dǎo)通。
3.如權(quán)利要求2所述的輸出緩沖器電路，其特征在于所述第二邏輯電路具有在所述 電源電壓降低時所述反相電壓接近所述電源電壓的1/2倍的特性。
4.如權(quán)利要求1所述的輸出緩沖器電路，其特征在于所述控制電路具備第三邏輯電路，該第三邏輯電路具有在能夠允許所述電源電壓的變 動的電源電壓變動范圍中常低于所述電源電壓的1/2倍的第一反相電壓和/或常高于所述 電源電壓的1/2倍的第二反相電壓，通過所述輸出電壓和所述第一反相電壓的大小關(guān)系和/或所述輸出電壓和所述第二 反相電壓的大小關(guān)系，使對應(yīng)于所述輸出電壓在所述規(guī)定范圍或所述規(guī)定范圍以外的數(shù)的 所述第一晶體管或第二晶體管導(dǎo)通。
5.如權(quán)利要求4所述的輸出緩沖器電路，其特征在于所述第三邏輯電路具有在所述 電源電壓降低時所述第一及所述第二反相電壓接近所述電源電壓的1/2倍的特性。
全文摘要
本發(fā)明提供一種降低輸出噪聲且加快響應(yīng)速度的輸出緩沖器電路。在輸出電壓VOUT從接地電壓VSS變化至NOR的反相電壓VL的場合，以及從電源電壓VDD變化至NAND的反相電壓VH的場合，2個MOS晶體管兩個都控制輸出電壓VOUT，因此輸出電壓VOUT的壓擺率(slew rate)變得陡峭。因而，輸出緩沖器電路的響應(yīng)速度變快。此外，當輸出電壓VOUT在電壓(VDD/2)附近變化的上述以外的場合，只有1個MOS晶體管控制輸出電壓VOUT，因此輸出電壓VOUT的壓擺率變得平緩。因而，輸出緩沖器電路的響應(yīng)速度變得遲緩，降低輸出噪聲。
文檔編號H03K19/0175GK101847990SQ201010127819
公開日2010年9月29日 申請日期2010年2月20日 優(yōu)先權(quán)日2009年2月19日
發(fā)明者佐藤豐 申請人:精工電子有限公司