專利名稱：延遲電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及使輸入信號延遲后輸出的延遲電路。
背景技術(shù)：
對傳統(tǒng)的延遲電路進(jìn)行說明。圖7是傳統(tǒng)的延遲電路的示圖。圖8是表示傳統(tǒng)的延遲時間的時序圖。當(dāng)輸入信號Vin從低電平成為高電平時，通過反相器91，PMOS晶體管92及NMOS 晶體管95的柵極電壓成為低電平，PMOS晶體管92導(dǎo)通，而NMOS晶體管95截止。這樣，電 容96通過PMOS晶體管92來充電，因此內(nèi)部電壓Vx逐漸升高。若輸入信號Vin成為高電 平后經(jīng)過從低電平成為高電平時的延遲時間Tx，且內(nèi)部電壓Vx成為緩沖器97的反相閾值 電壓Vti以上，則輸出信號Vout成為高電平。此外，當(dāng)輸入信號Vin從高電平成為低電平時，通過反相器91，PMOS晶體管92及 NMOS晶體管95的柵極電壓成為高電平，PMOS晶體管92截止，而NMOS晶體管95導(dǎo)通。這 樣，電容96通過PMOS晶體管95放電，因此內(nèi)部電壓Vx逐漸降低。若輸入信號Vin成為低電 平后經(jīng)過從高電平成為低電平時的延遲時間Ty，且內(nèi)部電壓Vx成為低于緩沖器97的反相 閾值電壓Vti，則輸出信號Vout成為低電平(例如，參照專利文獻(xiàn)1 :日本特開2007-096661 號公報(圖5))。但是，在傳統(tǒng)技術(shù)中，如果電源電壓VDD發(fā)生變化，由反相器(未圖示)等構(gòu)成的 緩沖器97的反相閾值電壓Vti也會發(fā)生變化。這樣，從低電平成為高電平時的延遲時間Tx 及從高電平成為低電平時的延遲時間Ty也會發(fā)生變化。此外，由于緩沖器97的PMOS晶體管(未圖示)及NMOS晶體管(未圖示)的制造 偏差，存在反相閾值電壓Vti不會成為電壓(VDD/2)的危險性。這樣，從低電平成為高電平 時的延遲時間Tx和從高電平成為低電平時的延遲時間Ty會不同。

發(fā)明內(nèi)容
本發(fā)明鑒于上述課題構(gòu)思而成，提供一種延遲時間不會依賴于電源電壓而輸入信 號從低電平成為高電平時和從高電平成為低電平時的延遲時間相等的延遲電路。為了解決上述課題，本發(fā)明提供一種使輸入信號延遲后輸出的延遲電路，其特征 在于包括被輸入所述輸入信號的第一內(nèi)部延遲電路、被輸入所述輸入信號反相后的反相 輸入信號的第二內(nèi)部延遲電路、以及被輸入所述第一內(nèi)部延遲電路及所述第二內(nèi)部延遲電 路的輸出信號且輸出所述延遲電路的輸出信號的選擇電路，所述第一內(nèi)部延遲電路及所述 第二內(nèi)部延遲電路具備第一反相器和恒流反相器，該第一反相器具備第一電流源、充電用 開關(guān)、放電用開關(guān)和電容，所述充電用開關(guān)基于所述輸入信號利用所述第一電流源對所述 電容進(jìn)行充電，所述放電用開關(guān)基于所述輸入信號使所述電容放電，所述恒流反相器具備 第二電流源和NMOS晶體管，當(dāng)所述電容的電壓成為基于所述NMOS晶體管的閾值電壓的反 相閾值電壓以上時輸出低電平的輸出信號。
(發(fā)明效果)在本發(fā)明中，電容的電壓從接地電壓成為比基于NM0S晶體管的閾值電壓的反相 閾值電壓高的電壓為止的時間成為延遲時間，因此延遲時間是以接地電壓為基準(zhǔn)而決定 的。因而，延遲時間不依賴于電源電壓。此外，當(dāng)輸入信號成為高電平時，延遲電路使用第一內(nèi)部延遲電路產(chǎn)生的延遲時 間，當(dāng)輸入信號成為低電平時，延遲電路使用第二內(nèi)部延遲電路產(chǎn)生的延遲時間，這些第一 和第二內(nèi)部延遲電路相同。因而，輸入信號成為高電平時和成為低電平時的延遲時間相等。


圖1是表示本發(fā)明第一實施方式的延遲電路的電路圖。圖2是表示圖1的延遲電路的延遲時間的時序圖。圖3是表示圖1的延遲電路的內(nèi)部電壓的時序圖。圖4是表示本發(fā)明第二實施方式的延遲電路的電路圖。圖5是表示圖4的延遲電路的延遲時間的時序圖。圖6是表示圖4的延遲電路的內(nèi)部電壓的時序圖。圖7是傳統(tǒng)的延遲電路的示圖。圖8是表示傳統(tǒng)的延遲時間的時序圖。
具體實施例方式以下，參照附圖，就本發(fā)明的實施方式進(jìn)行說明?！吹谝粚嵤┓绞健凳紫?，對第一實施方式的延遲電路的結(jié)構(gòu)進(jìn)行說明。圖1是表示 第一實施方式的延遲電路的電路圖。在此，內(nèi)部延遲電路10和內(nèi)部延遲電路20在圖中采用了不同的符號，但是結(jié)構(gòu)相寸。延遲電路具備反相器40、內(nèi)部延遲電路10、內(nèi)部延遲電路20及選擇電路30。內(nèi)部 延遲電路10具備電流源11、反相器11a、電容17、恒流反相器19及反相器18。反相器11a 具有PM0S晶體管14及NM0S晶體管15。恒流反相器19具有電流源13及NM0S晶體管16。 選擇電路30具有閂鎖器31。延遲電路的輸入端子和內(nèi)部延遲電路10的輸入端子是通過反相器40來連接的。 延遲電路的輸入端子和內(nèi)部延遲電路20的輸入端子連接。內(nèi)部延遲電路10的輸出端子和 選擇電路30的第一輸入端子連接。內(nèi)部延遲電路20的輸出端子和選擇電路30的第二輸 入端子連接。選擇電路30的輸出端子和延遲電路的輸出端子連接。延遲電路的輸入端子經(jīng)由反相器40連接到PM0S晶體管14及NM0S晶體管15的 柵極，且連接到PM0S晶體管24及NM0S晶體管25的柵極。NM0S晶體管15的源極與接地 端子連接。PM0S晶體管14的源極經(jīng)由電流源11連接至電源端子。電容17設(shè)于PM0S晶 體管14的漏極及NM0S晶體管15的漏極的連接點與接地端子之間。NM0S晶體管16的柵 極與PM0S晶體管14的漏極及NM0S晶體管15的漏極的連接點連接，源極與接地端子連接， 且漏極經(jīng)由電流源13連接至電源端子。反相器18的輸入端子與電流源13和NM0S晶體管 16的漏極的連接點連接，輸出端子與閂鎖器31的置位端子S連接。在此，內(nèi)部延遲電路10
4和內(nèi)部延遲電路20中，反相器18及反相器28的輸入端子的連接目的地不同，且反相器18 及反相器28的輸出端子的連接目的地不同。反相器28的輸出端子與閂鎖器31的復(fù)位端 子R連接。閂鎖器31的輸出端子Q與延遲電路的輸出端子連接。若輸入信號Vin成為高電平且反相器40的輸出信號成為低電平，則PM0S晶體管 14導(dǎo)通而通過電流源11對電容17進(jìn)行充電。若輸入信號Vin成為高電平，則NM0S晶體管 25導(dǎo)通而使電容27放電。此外，若輸入信號Vin成為低電平且反相器40的輸出信號成為 高電平，則NM0S晶體管15導(dǎo)通而使電容17放電。若輸入信號Vin成為低電平，則PM0S晶 體管24導(dǎo)通而通過電流源21對電容27進(jìn)行充電。自PM0S晶體管14導(dǎo)通后經(jīng)過延遲時間，從而電容17被充電，如果內(nèi)部電壓Va成 為恒流反相器19的反相閾值電壓(NM0S晶體管16的閾值電壓Vtn)以上，則恒流反相器19 輸出低電平的輸出信號。這時，反相器18輸出高電平的輸出信號。此外，在內(nèi)部延遲電路 20中也同樣。即，若輸入信號Vin成為高電平而反相器40的輸出信號成為低電平且經(jīng)過延遲時 間，則恒流反相器19的輸出信號成為低電平，內(nèi)部電壓Vb成為高電平。此外，若輸入信號 Vin成為低電平且經(jīng)過延遲時間，則恒流反相器29的輸出信號成為低電平，而內(nèi)部電壓Vd 成為高電平?；趦?nèi)部電壓Vb及內(nèi)部電壓Vd,閂鎖器31將輸出信號Vout輸出。接著，對延遲電路的動作進(jìn)行說明。圖2是表示延遲時間的時序圖。當(dāng)tl < t < t2時，若輸入信號Vin成為高電平，則反相器40的輸出信號成為低 電平，PM0S晶體管14導(dǎo)通，而NM0S晶體管15截止。這樣，電流源11對電容17進(jìn)行充電， 因此內(nèi)部電壓Va緩慢升高。在此，內(nèi)部電壓Va低于恒流反相器19的反相閾值電壓(NM0S 晶體管16的閾值電壓Vtn)，因此NM0S晶體管16截止，且NM0S晶體管16的漏極電壓(恒 流反相器19的輸出信號)成為高電平，而內(nèi)部電壓Vb成為低電平。此外，PM0S晶體管24截止，而NM0S晶體管25導(dǎo)通。這樣，內(nèi)部電壓Vc急劇成為 低電平。因而，NM0S晶體管26截止，且NM0S晶體管26的漏極電壓成為高電平，而內(nèi)部電 壓Vd成為低電平。當(dāng)t2 < t < t3時，若內(nèi)部電壓Va成為恒流反相器19的反相閾值電壓(NM0S晶 體管16的閾值電壓Vtn)以上，則NM0S晶體管16導(dǎo)通，且NM0S晶體管16的漏極電壓(恒 流反相器19的輸出信號)成為低電平，而內(nèi)部電壓Vb成為高電平。這時，在閂鎖器31中， 置位端子S成為高電平，因此輸出端子Q(輸出信號Vout)也成為高電平。在此，在輸入信 號Vin成為高電平后輸出信號Vout成為高電平為止的期間，存在延遲時間Ta。該延遲時間 Ta是通過電流源11的電流、電容17的電容值和恒流反相器19的反相閾值電壓(NM0S晶體 管16的閾值電壓Vtn)來決定的。當(dāng)t3彡t < t4時，若輸入信號Vin成為低電平，則PM0S晶體管24導(dǎo)通，而NM0S 晶體管25截止。這樣，電流源21對電容27進(jìn)行充電，因此內(nèi)部電壓Vc緩慢升高。在此， 內(nèi)部電壓Vc低于恒流反相器29的反相閾值電壓(NM0S晶體管26的閾值電壓Vtn)，因此 NM0S晶體管26截止，且NM0S晶體管26的漏極電壓(恒流反相器29的輸出信號)成為高 電平，而內(nèi)部電壓Vd成為低電平。此外，反相器40的輸出信號成為高電平，PM0S晶體管14截止，而NM0S晶體管15 導(dǎo)通。這樣，內(nèi)部電壓Va急劇成為低電平。因而，NM0S晶體管16截止，且NM0S晶體管16的漏極電壓成為高電平，而內(nèi)部電壓Vb成為低電平。當(dāng)t4彡t時，若內(nèi)部電壓Vc成為恒流反相器29的反相閾值電壓(NM0S晶體管26 的閾值電壓Vtn)以上，則NM0S晶體管26導(dǎo)通，且NM0S晶體管26的漏極電壓(恒流反相 器29的輸出信號)成為低電平，而內(nèi)部電壓Vd成為高電平。這時，在閂鎖器31中，復(fù)位端 子R成為高電平，因此輸出端子Q(輸出信號Vout)成為低電平。在此，在輸入信號Vin成 為低電平后輸出信號Vout成為低電平為止的期間，存在延遲時間Ta。在此，就輸入電壓Vin剛從高電平成為低電平后由低電平成為高電平時的內(nèi)部電 壓Va進(jìn)行說明。圖3是表示內(nèi)部電壓Va的時序圖。當(dāng)til彡t < tl2時，若輸入信號Vin成為高電平，則如上所述，內(nèi)部電壓Va緩慢升高。當(dāng)tl2彡t < tl3時，若輸入信號Vin成為低電平，則如上所述，內(nèi)部電壓Va急劇 成為低電平。當(dāng)tl3彡t < tl4時，若輸入信號Vin成為高電平，則如上所述，內(nèi)部電壓Va緩慢升高。當(dāng)tl4彡t時，若內(nèi)部電壓Va成為恒流反相器19的反相閾值電壓(NM0S晶體管 16的閾值電壓Vtn)以上，則如上所述，輸出端子Q(輸出信號Vout)成為高電平。在此，在 輸入信號Vin成為高電平后輸出信號Vout成為高電平為止的期間，存在延遲時間Ta(Ta = tl4-tl3)。這樣，電容17的電壓(內(nèi)部電壓Va)從接地電壓VSS成為比恒流反相器19的反 相閾值電壓(NM0S晶體管16的閾值電壓Vtn)高的電壓為止的時間成為延遲時間Ta，因此 延遲時間Ta是以接地電壓VSS為基準(zhǔn)而決定的。因而，延遲時間Ta是不依賴于電源電壓 VDD的。此外，內(nèi)部延遲電路20也同樣。此外，若輸入信號Vin成為高電平，則延遲電路使用內(nèi)部延遲電路10產(chǎn)生的延遲 時間Ta，若輸入信號Vin成為低電平，則延遲電路使用內(nèi)部延遲電路20產(chǎn)生的延遲時間 Ta，這些內(nèi)部延遲電路10及內(nèi)部延遲電路20是相同的。因而，在輸入信號Vin成為高電平 時和成為低電平時的延遲時間相等。此外，當(dāng)輸入信號Vin從高電平成為低電平時，延遲時間Ta立即復(fù)位。因而，其后 的輸入信號Vin從低電平成為高電平時的延遲時間Ta是正確的。在輸入信號Vin從低電 平成為高電平的場合也同樣。再者，選擇電路30為閂鎖器31，但并不限定于此(未圖示)。選擇電路30是選擇 內(nèi)部電壓Vb和內(nèi)部電壓Vd后輸出的電路即可。〈第二實施方式〉首先，對第二實施方式的延遲電路的結(jié)構(gòu)進(jìn)行說明。圖4是表示 第二實施方式的延遲電路的電路圖。與第一實施方式相比，第二實施方式的延遲電路中，在內(nèi)部延遲電路10追加了電 流源12，在內(nèi)部延遲電路20追加了電流源22。電流源12設(shè)于NM0S晶體管15的源極與接地端子之間。電流源22設(shè)于NM0S晶 體管25的源極與接地端子之間。若輸入信號Vin成為高電平而反相器40的輸出信號成為低電平，則PM0S晶體管 14導(dǎo)通而通過電流源11對電容17進(jìn)行充電。若輸入信號Vin成為高電平，則NM0S晶體管25導(dǎo)通而通過電流源22使電容27放電。此外，若輸入信號Vin成為低電平而反相器40的 輸出信號成為高電平，則NM0S晶體管15導(dǎo)通而通過電流源12使電容17放電。若輸入信 號Vin成為低電平，則PM0S晶體管24導(dǎo)通而通過電流源21對電容27進(jìn)行充電。接著，對延遲電路的動作進(jìn)行說明。圖5是表示延遲時間的時序圖。當(dāng)tl彡t<t3時，在圖2中若輸入信號Vin成為高電平，則PM0S晶體管24截止， 而NM0S晶體管25導(dǎo)通，內(nèi)部電壓Vc急劇成為低電平。但是，如圖5中的A所示，通過電流 源22的放電，內(nèi)部電壓Vc緩慢降低。與之相伴地，在圖2中，內(nèi)部電壓Vd也急劇成為低電平，但如圖5中的B所示，通 過電流源22的放電，內(nèi)部電壓Vc從電源電壓VDD成為低于反相閾值電壓Vtn的電壓，即， 需要經(jīng)過規(guī)定時間，其后，內(nèi)部電壓Vd急劇成為低電平。當(dāng)t3 < t時，在圖2中，若輸入信號Vin成為低電平，則反相器40的輸出信號成 為高電平，且PM0S晶體管14截止，而NM0S晶體管15導(dǎo)通，內(nèi)部電壓Va急劇成為低電平。 但是，如圖5中的C所示，通過電流源12的放電，內(nèi)部電壓Va緩慢降低。再者，在這里的規(guī) 定時間不會作為延遲時間而加以使用。與之相伴地，在圖2中，內(nèi)部電壓Vb也急劇成為低電平，但如圖5中的D所示，通 過電流源12的放電，內(nèi)部電壓Va從電源電壓VDD成為低于反相閾值電壓Vtn的電壓，即， 需要經(jīng)過規(guī)定時間，其后，內(nèi)部電壓Vb急劇成為低電平。再者，在這里的規(guī)定時間不會作為 延遲時間而加以使用。在此，就輸入電壓Vin剛從高電平成為低電平后從低電平成為高電平時的內(nèi)部電 壓Va進(jìn)行說明。圖6是表示內(nèi)部電壓Va的時序圖。當(dāng)til彡t < tl2時，若輸入信號Vin成為高電平，則如上所述，內(nèi)部電壓Va緩慢升高。當(dāng)tl2彡t < tl3時，若輸入信號Vin成為低電平，則如上所述，內(nèi)部電壓Va緩慢 降低。當(dāng)tl3彡t < tl4時，若輸入信號Vin成為高電平，則如上所述，內(nèi)部電壓Va緩慢升高。當(dāng)tl4彡t時，若內(nèi)部電壓Va成為恒流反相器19的反相閾值電壓(NM0S晶體管 16的閾值電壓Vtn)以上，則如上所述，輸出端子Q(輸出信號Vout)成為高電平。在此，在 輸入信號Vin成為高電平后輸出信號Vout成為高電平為止的期間，存在延遲時間Ta(Ta = tl4-tl3)。此外，在輸入信號Vin從高電平成為低電平的場合，延遲時間Ta不會立即復(fù)位而 緩慢復(fù)位。因而，因噪聲等而輸入信號Vin從高電平成為低電平，然后輸入信號Vin成為高 電平的場合，延遲時間Ta不會從0再次計數(shù)。在輸入信號Vin從低電平成為高電平的場合 也同樣。(符號說明)10、20內(nèi)部延遲電路11、2 電流源lla、18、21a、28 反相器13、23 電流源
19、29恒流反相器30選擇電路31閂鎖器40反相器
權(quán)利要求
一種使輸入信號延遲后輸出的延遲電路，其特征在于包括被輸入所述輸入信號的第一內(nèi)部延遲電路、被輸入將所述輸入信號反相后的反相輸入信號的第二內(nèi)部延遲電路、以及被輸入所述第一內(nèi)部延遲電路及所述第二內(nèi)部延遲電路的輸出信號且輸出所述延遲電路的輸出信號的選擇電路，所述第一內(nèi)部延遲電路及所述第二內(nèi)部延遲電路具備第一反相器和恒流反相器，所述第一反相器具備第一電流源、充電用開關(guān)、放電用開關(guān)和電容，所述充電用開關(guān)基于所述輸入信號利用所述第一電流源對所述電容進(jìn)行充電，所述放電用開關(guān)基于所述輸入信號使所述電容放電，所述恒流反相器具備第二電流源和NMOS晶體管，當(dāng)所述電容的電壓成為基于所述NMOS晶體管的閾值電壓的反相閾值電壓以上時輸出低電平的輸出信號。
2.如權(quán)利要求1所述的延遲電路，其特征在于所述延遲電路在所述延遲電路的輸入端子和所述第一內(nèi)部延遲電路的輸入端子之間具備第二反相器，所述第一內(nèi)部延遲電路及第二內(nèi)部延遲電路分別在所述恒流反相器的輸出端子具備 第三反相器，所述選擇電路是其置位端子與所述第一內(nèi)部延遲電路的輸出端子連接、復(fù)位端子與所 述第二內(nèi)部延遲電路的輸出端子連接而輸出端子與所述延遲電路的輸出端子連接的閂鎖器ο
3.如權(quán)利要求1或2所述的延遲電路，其特征在于所述第一反相器在所述放電用開關(guān)和接地端子之間具備第三電流源。
全文摘要
本發(fā)明提供一種延遲電路，以使延遲時間不會依賴于電源電壓，而使輸入信號從低電平成為高電平時和從高電平成為低電平時的延遲時間相等。本發(fā)明的延遲電路的結(jié)構(gòu)中包括被輸入輸入信號的第一內(nèi)部延遲電路；被輸入反相輸入信號的第二內(nèi)部延遲電路；以及閂鎖器，該閂鎖器的置位端子與第一內(nèi)部延遲電路的輸出端子連接，且復(fù)位端子與第二內(nèi)部延遲電路的輸出端子連接，而輸出端子與延遲電路的輸出端子連接。
文檔編號H03K5/13GK101867358SQ20101000530
公開日2010年10月20日 申請日期2010年1月13日 優(yōu)先權(quán)日2009年1月13日
發(fā)明者五十嵐敦史, 杉浦正一 申請人:精工電子有限公司