專(zhuān)利名稱(chēng)：電平移位電路和方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及電平移位電路和方法。
背景技術(shù)：
技術(shù)的進(jìn)步已帶來(lái)更小且功能更強(qiáng)大的計(jì)算裝置。舉例來(lái)說(shuō)，當(dāng)前存在多種便攜 式個(gè)人計(jì)算裝置，包含無(wú)線(xiàn)計(jì)算裝置，例如便攜式無(wú)線(xiàn)電話(huà)、個(gè)人數(shù)字助理(PDA)以及尋呼 裝置，其較小、重量輕且容易由用戶(hù)攜帶。更具體來(lái)說(shuō)，例如蜂窩式電話(huà)和因特網(wǎng)協(xié)議(IP) 電話(huà)等便攜式無(wú)線(xiàn)電話(huà)可經(jīng)由無(wú)線(xiàn)網(wǎng)絡(luò)傳送語(yǔ)音和數(shù)據(jù)包。此外，許多此類(lèi)無(wú)線(xiàn)電話(huà)包含 并入于其中的其它類(lèi)型的裝置。舉例來(lái)說(shuō)，無(wú)線(xiàn)電話(huà)還可包含數(shù)字靜態(tài)相機(jī)、數(shù)字視頻相 機(jī)、數(shù)字記錄器以及音頻文件播放器。而且，無(wú)線(xiàn)電話(huà)可處理可執(zhí)行指令，包含軟件應(yīng)用程 序，例如可用以接入因特網(wǎng)的網(wǎng)頁(yè)瀏覽器應(yīng)用程序。由此，這些無(wú)線(xiàn)電話(huà)可包含顯著的計(jì)算 能力。為了減少便攜式裝置的功率消耗且因此延長(zhǎng)其電池壽命，電源以日益降低的電壓 操作電子組件。雖然一些組件可在低電壓下良好操作，但其它組件可能需要較高電壓。因 此，包含在不同電壓下操作的組件的裝置可使用電平移位器來(lái)在較高與較低電壓之間轉(zhuǎn)換 信號(hào)。電平移位器電路設(shè)計(jì)常常需要在改良對(duì)輸入轉(zhuǎn)變的響應(yīng)時(shí)間與改良低電壓下的操作 范圍之間進(jìn)行選擇。響應(yīng)時(shí)間的增加通常減小操作范圍，而增加操作范圍通常使響應(yīng)時(shí)間 降級(jí)。因此，電平移位器可限制裝置在低功率操作期間的性能。

發(fā)明內(nèi)容
在特定實(shí)施例中，揭示一種電路裝置，所述電路裝置包含輸入，其用以接收輸入 電壓信號(hào)；以及輸出，其用以提供經(jīng)電平移位的電壓信號(hào)。所述電路裝置包含第一弱態(tài)保 持路徑，其耦合到所述輸入；以及第二弱態(tài)保持路徑，其耦合到所述輸出。所述電路裝置還 包含電壓上拉邏輯電路，其耦合到所述第一弱態(tài)保持路徑和所述第二弱態(tài)保持路徑。所述 電路裝置進(jìn)一步包含控制路徑，其耦合到所述電壓上拉邏輯電路以選擇性地控制所述電壓 上拉邏輯電路的激活。在另一實(shí)施例中，揭示一種系統(tǒng)，所述系統(tǒng)包含存儲(chǔ)器陣列；以及第一輸入，其 通過(guò)第一電平移位電路耦合到所述存儲(chǔ)器陣列。所述系統(tǒng)還包含第二輸入，其通過(guò)第二電 平移位電路耦合到所述存儲(chǔ)器陣列。所述第一電平移位電路包含輸入，其用以接收所述第 一輸入；以及輸出，其用以將第一經(jīng)電平移位的電壓信號(hào)提供到所述存儲(chǔ)器陣列。所述第一 電平移位電路還包含第一弱態(tài)保持路徑，其耦合到所述輸入。所述第一電平移位電路進(jìn)一 步包含第二弱態(tài)保持路徑，其耦合到所述輸出。所述第一電平移位電路包含電壓上拉邏輯 電路，其耦合到所述第一弱態(tài)保持路徑和第二弱態(tài)保持路徑。所述第一電平移位電路還包 含控制路徑，其耦合到所述電壓上拉邏輯電路以選擇性地控制所述電壓上拉邏輯電路的激 活。在另一實(shí)施例中，揭示一種裝置，其包含用于在對(duì)包含電壓上拉邏輯的電平移位電路的輸入處接收輸入電壓的裝置。所述裝置還包含用于從所述電平移位電路提供輸出信 號(hào)的裝置。所述裝置進(jìn)一步包含用于選擇性地激活所述電平移位電路的所述電壓上拉邏輯 電路的裝置在另一實(shí)施例中，揭示一種方法，其包含在對(duì)包含電壓上拉邏輯的電平移位電路 的輸入處接收輸入電壓。所述方法包含從所述電平移位電路提供輸出信號(hào)。所述方法還包 含選擇性地激活所述電平移位電路的所述電壓上拉邏輯電路。所揭示的實(shí)施例提供的一個(gè)特定優(yōu)點(diǎn)是由于弱態(tài)保持路徑而帶來(lái)的大的電壓移 位范圍以及由于電壓上拉邏輯電路而帶來(lái)的對(duì)輸入信號(hào)轉(zhuǎn)變的快速響應(yīng)。另一特定優(yōu)點(diǎn)是 電平移位電路的操作相對(duì)能耐受工序的。在審閱整個(gè)申請(qǐng)案之后將明了本發(fā)明的其它方面、優(yōu)點(diǎn)和特征，申請(qǐng)案包含以下 部分


具體實(shí)施方式
和權(quán)利要求書(shū)。

圖1是電平移位電路裝置的第一說(shuō)明性實(shí)施例的框圖；圖2是電平移位電路裝置的第二說(shuō)明性實(shí)施例的電路圖；圖3是包含電平移位電路裝置的系統(tǒng)的特定說(shuō)明性實(shí)施例的框圖；圖4是使用電路裝置(例如，圖1到3中說(shuō)明的電路裝置)的電平移位的方法的 特定說(shuō)明性實(shí)施例的流程圖；以及圖5是其中可使用圖1到4中描述的電路和方法的實(shí)施例的代表性移動(dòng)通信裝置 的框圖。
具體實(shí)施例方式參見(jiàn)圖1，描繪電平移位電路裝置的第一說(shuō)明性實(shí)施例，且其大體上指定為100。 電平移位電路裝置100包含用以接收輸入電壓信號(hào)的輸入102。輸出104提供經(jīng)電平移位 的電壓信號(hào)。第一弱態(tài)保持路徑106耦合到輸入102且耦合到輸出104。第一弱態(tài)保持路 徑106交叉耦合到第二弱態(tài)保持路徑108，所述第二弱態(tài)保持路徑108也耦合到輸入102。 電壓上拉邏輯電路110耦合到第一弱態(tài)保持路徑106和第二弱態(tài)保持路徑108兩者?？刂?路徑112經(jīng)耦合以將控制信號(hào)提供到電壓上拉邏輯電路110。在特定實(shí)施例中，在輸入102處接收的輸入電壓信號(hào)在高態(tài)(VlL)與低態(tài)(VO)之 間的第一電壓范圍內(nèi)。響應(yīng)于輸入電壓信號(hào)，第一弱態(tài)保持路徑106在輸出104處產(chǎn)生經(jīng) 電平移位的電壓信號(hào)，其在高態(tài)(VlH)與低態(tài)(VO)之間的第二電壓范圍內(nèi)。在特定實(shí)施例 中，第一弱態(tài)保持路徑106和第二弱態(tài)保持路徑108經(jīng)配置以實(shí)現(xiàn)較大范圍的輸入電壓的 電平移位，包含0. 6-1. 4V處或以下的電平移位。然而，由于能夠在較大范圍的輸入電壓下 操作，所以第一弱態(tài)保持路徑106和第二弱態(tài)保持路徑108可響應(yīng)于在輸入102處接收的 輸入信號(hào)的轉(zhuǎn)變展現(xiàn)相對(duì)緩慢的轉(zhuǎn)變時(shí)間。在特定實(shí)施例中，電壓上拉邏輯電路110操作以通過(guò)將電流提供到第一弱態(tài)保持 路徑106并提供到第二弱態(tài)保持路徑108來(lái)改良輸出104處的切換速度。由電壓上拉邏輯 電路110提供到弱態(tài)保持路徑106和108的額外電流實(shí)現(xiàn)對(duì)輸入信號(hào)的轉(zhuǎn)變的較快響應(yīng)。 在特定實(shí)施例中，電壓上拉邏輯電路110主要操作以響應(yīng)于在輸入102處接收的輸入信號(hào)的檢測(cè)到的轉(zhuǎn)變而將電平移位電流提供到第一弱態(tài)保持路徑106和第二弱態(tài)保持路徑108 中的至少一者。電壓上拉邏輯電路110響應(yīng)于控制路徑112以停止將電流提供到弱態(tài)保持 路徑106和108以維持在非轉(zhuǎn)變周期期間弱態(tài)保持路徑106和108對(duì)輸入102處的低電壓 信號(hào)的敏感性。控制路 徑112適于選擇性地控制電壓上拉邏輯電路110的激活。在特定實(shí)施例中， 控制路徑112包含從輸出104到電壓上拉邏輯電路110的自計(jì)時(shí)反饋路徑118?？刂坡窂?112可操作以檢測(cè)輸出104處的電壓電平改變，且當(dāng)自計(jì)時(shí)反饋路徑118基于輸出104處的 轉(zhuǎn)變而確定一特定延遲已過(guò)去時(shí)將激活信號(hào)提供到電壓上拉控制邏輯110以斷開(kāi)到弱態(tài) 保持路徑106和108中的一者或一者以上的電流。在另一實(shí)施例中，控制路徑112包含耦合到輸入102的延遲邏輯電路114。在此 實(shí)施例中，控制路徑112操作以檢測(cè)輸入102中的轉(zhuǎn)變，且將激活信號(hào)發(fā)送到電壓上拉邏輯 電路110。激活信號(hào)可致使電壓上拉邏輯電路110開(kāi)始供應(yīng)電流以輔助弱態(tài)保持路徑106、 108或兩者在邏輯狀態(tài)之間轉(zhuǎn)變?？刂坡窂?12可進(jìn)一步操作以響應(yīng)于延遲邏輯電路114確 定從輸入102的轉(zhuǎn)變時(shí)起足夠的延遲已過(guò)去而將第二控制信號(hào)發(fā)送到電壓上拉邏輯電路 110。第二控制信號(hào)可減活電壓上拉邏輯電路110，從而重新開(kāi)始弱態(tài)保持路徑106和108 在較寬的輸入電壓范圍上的正常操作。在特定實(shí)施例中，延遲邏輯電路114是可調(diào)整的，且 可包含可調(diào)整延遲組件116以控制與第二控制信號(hào)相關(guān)聯(lián)的延遲。在操作期間，可在輸入102處從第一電子組件接收第一輸入信號(hào)。電平移位電路 裝置100可轉(zhuǎn)換或移位輸入電壓電平，且在輸出104處產(chǎn)生輸出電壓電平。舉例來(lái)說(shuō)，輸入 信號(hào)可從處理器、總線(xiàn)、存儲(chǔ)器或其它電子組件接收，且輸出可提供到處理器、總線(xiàn)、存儲(chǔ)器 或其它電子組件。第一輸入信號(hào)可反映與第一電源相關(guān)聯(lián)的電壓電平VO到V1L。輸出104 可耦合到在第二電壓電平VO到VlH下操作的一個(gè)或一個(gè)以上其它電子組件。作為說(shuō)明性 實(shí)例，第一電壓電平可為與從OV到1.0V的電壓范圍相關(guān)聯(lián)的信號(hào)，且第二電壓電平可為與 從OV到3. 3V的電壓范圍相關(guān)聯(lián)的信號(hào)。響應(yīng)于在輸入102處向第二輸入信號(hào)的轉(zhuǎn)變，第一弱態(tài)保持路徑106和第二弱態(tài) 保持路徑108開(kāi)始在狀態(tài)之間轉(zhuǎn)變。電壓上拉邏輯電路110開(kāi)始通過(guò)將電荷供應(yīng)到一個(gè)或 一個(gè)以上晶體管而將電流供應(yīng)到第一弱態(tài)保持路徑106、第二弱態(tài)保持路徑108或兩者以 輔助電壓電平轉(zhuǎn)變。在特定實(shí)施例中，電壓上拉邏輯電路110響應(yīng)于檢測(cè)到弱態(tài)保持路徑 106和108中的至少一者已開(kāi)始在狀態(tài)之間轉(zhuǎn)變而開(kāi)始供應(yīng)電流。在另一實(shí)施例中，電壓上 拉邏輯電路110可改為響應(yīng)于來(lái)自控制路徑112的控制信號(hào)而開(kāi)始供應(yīng)電流。在合適的延遲周期之后，例如經(jīng)由自計(jì)時(shí)反饋路徑118或延遲邏輯電路路徑114， 控制路徑112提供控制信號(hào)以減活電壓上拉邏輯電路110以停止將電流供應(yīng)到弱態(tài)保持路 徑106、108。在對(duì)電壓上拉邏輯電路110的減活之后，交叉耦合的弱態(tài)保持路徑106和108 維持輸出104處的新輸出電壓電平。通過(guò)選擇性地激活電壓上拉邏輯電路110，電平移位電 路裝置100提供寬范圍的輸入操作電壓和快速輸出電平轉(zhuǎn)變。參見(jiàn)圖2，描繪電平移位電路裝置的第二說(shuō)明性實(shí)施例，且其大體上指定為200。 電平移位電路裝置200包含輸入202，其經(jīng)配置以接收對(duì)應(yīng)于高電壓VddL與低電壓Vss之 間的第一電壓范圍的輸入信號(hào)。電平移位電路裝置200還包含輸出204，其經(jīng)配置以提供對(duì) 應(yīng)于輸入202到第二電壓范圍的電平移位的輸出信號(hào)，其中高信號(hào)由高電壓VddH表示且低信號(hào)由低電壓Vss表示。電平移位電路裝置200還包含第一弱態(tài)保持路徑206和第二弱態(tài) 保持路徑208。第一弱態(tài)保持路徑206耦合到輸入202，且第二弱態(tài)保持路徑208經(jīng)由在第 一電壓范圍下操作的反相器207耦合到輸入202。電壓上拉邏輯電路210耦合到第一弱態(tài) 保持路徑206且還耦合到第二弱態(tài)保持路徑208。控制路徑212耦合到電壓上拉邏輯電路 210且耦合到輸出204。在特定實(shí)施例中，第一弱態(tài)保持路徑206包含第一弱ρ溝道晶體管220，其具有耦 合到電源電壓VddH的第一端子、耦合到第二弱態(tài)保持路徑208的控制端子以及第三端子。 第一弱態(tài)保持路徑206還包含第二弱ρ溝道晶體管222，其包含耦合到第一弱ρ溝道晶體管 220的第三端子的第四端子。第二弱ρ溝道晶體管222具有耦合到輸入202的第二控制端 子，和耦合到第一節(jié)點(diǎn)223的第五端子。第一節(jié)點(diǎn)223耦合到電壓上拉邏輯電路210。第一 弱態(tài)保持路徑206還具有強(qiáng)η溝道晶體管224，其包含耦合到第一節(jié)點(diǎn)223的第六端子、耦 合到輸入202的第三控制端子以及耦合到第二電源電壓Vss的第七端子。如本文所使用， 與弱晶體管相比，強(qiáng)晶體管具有對(duì)控制端子處的信號(hào)(例如，柵極電壓)的較快電流響應(yīng)， 且可具有比弱晶體管更寬且更短的溝道。舉例來(lái)說(shuō)，弱P溝道晶體管220和222可為具有 大約0. 12微米(um)寬且0. Ium長(zhǎng)的溝道的ρ溝道M0SFET，且強(qiáng)η溝道晶體管224可為具 有大約0. 6um寬且0. 04um長(zhǎng)的溝道的η溝道M0SFET。
在特定實(shí)施例中，第二弱態(tài)保持路徑208包含第一弱ρ溝道晶體管230，其包含耦 合到電源電壓VddH的第一端子、耦合到第一弱態(tài)保持路徑206的控制端子以及耦合到第二 弱P溝道晶體管232的第三端子。第二弱ρ溝道晶體管232包含耦合到第一弱ρ溝道晶體 管230的第三端子的第四端子、耦合到反相器207的輸出的第二控制端子以及耦合到第二 節(jié)點(diǎn)233的第五端子。強(qiáng)η溝道晶體管234具有耦合到第二節(jié)點(diǎn)233的第六端子、耦合到 反相器207的輸出的第三控制端子以及耦合到第二電源電壓Vss的第七端子。第二弱態(tài)保 持路徑208的第二節(jié)點(diǎn)233耦合到第一弱態(tài)保持路徑206的第一弱ρ溝道晶體管220的第 一控制端子。同樣，第一弱態(tài)保持路徑206的第一節(jié)點(diǎn)223耦合到第二弱態(tài)保持路徑208 的第一弱P溝道晶體管230的第一控制端子。上拉邏輯電路210包含耦合到第二弱態(tài)保持路徑208的第一強(qiáng)上拉路徑241，且還 包含耦合到第一弱態(tài)保持路徑206的第二強(qiáng)上拉路徑246。第一強(qiáng)上拉路徑241包含第一 強(qiáng)P溝道晶體管242，其耦合到電源電壓VddH且具有耦合到控制路徑212的控制端子。第 一強(qiáng)上拉路徑241具有第二強(qiáng)ρ溝道晶體管244，其耦合到第一強(qiáng)ρ溝道晶體管242且進(jìn)一 步耦合到第一節(jié)點(diǎn)223。第二強(qiáng)ρ溝道晶體管244具有耦合到第二節(jié)點(diǎn)233的控制端子。類(lèi)似地，第二強(qiáng)上拉路徑246具有第一強(qiáng)ρ溝道晶體管248，其耦合到電源電壓 VddH且具有耦合到控制路徑212的控制端子。第二強(qiáng)上拉路徑246還包含第二強(qiáng)ρ溝道晶 體管250，其耦合于第一強(qiáng)ρ溝道晶體管248與第二節(jié)點(diǎn)233之間且其具有耦合到第一節(jié)點(diǎn) 223的控制端子。輸出204經(jīng)由輸出反相器266耦合到第一節(jié)點(diǎn)223?？刂坡窂?12經(jīng)由反相器270 耦合到輸出204、耦合到第二強(qiáng)上拉路徑246的第一強(qiáng)ρ溝道晶體管248的控制端子，且耦 合到第一強(qiáng)上拉路徑241的第一強(qiáng)ρ溝道晶體管242的控制端子?？刂坡窂?12包含從輸 出204到電壓上拉邏輯電路210的自計(jì)時(shí)反饋路徑。特定來(lái)說(shuō)，電壓上拉邏輯電路210在 節(jié)點(diǎn)223或233中的一者從低電壓電平轉(zhuǎn)變到高電壓電平時(shí)開(kāi)始操作，且繼續(xù)操作直到第一節(jié)點(diǎn)223處的電壓轉(zhuǎn)變傳播經(jīng)過(guò)輸出反相器266到達(dá)強(qiáng)上拉路徑241和246的晶體管 242和248的控制端子為止。由控制路徑212提供到強(qiáng)上拉路徑241和246的晶體管242 和248的所得控制信號(hào)減活電壓上拉邏輯電路210。
在穩(wěn)態(tài)操作期間，電壓上拉邏輯電路210斷開(kāi)。特定來(lái)說(shuō)，第一強(qiáng)電流路徑241的 晶體管242和244中的至少一者斷開(kāi)(即，不傳導(dǎo))，且第二強(qiáng)電流路徑246的晶體管248 和250中的至少一者斷開(kāi)。當(dāng)?shù)托盘?hào)(例如，Vss)維持于輸入202處時(shí)，第一弱態(tài)保持路徑206的強(qiáng)η溝道晶 體管224斷開(kāi)，且兩個(gè)弱ρ溝道晶體管220和222接通，從而將第一節(jié)點(diǎn)223偏置于高電壓 (例如，VddH，在此情況下用以包含將被辨識(shí)為“1”信號(hào)的電壓)。輸出反相器266具有耦 合到第一節(jié)點(diǎn)223的輸入，且輸出低電壓(例如，Vss，在此情況下用以包含將被辨識(shí)為“0” 信號(hào)的電壓)。第二弱態(tài)保持路徑208的強(qiáng)η溝道晶體管234接通且弱ρ溝道晶體管230 和232斷開(kāi)，從而將第二節(jié)點(diǎn)233偏置于低電壓。在電壓上拉邏輯電路210中，第一強(qiáng)上拉 路徑241的第一晶體管242斷開(kāi)且第二晶體管244接通。相反，第二強(qiáng)上拉路徑246的第 一晶體管248接通且第二晶體管250斷開(kāi)。當(dāng)輸入202從低信號(hào)轉(zhuǎn)變?yōu)楦咝盘?hào)(例如，從Vss到VddL)時(shí)，第一弱態(tài)保持路徑 206的強(qiáng)η溝道晶體管224接通，從而將第一節(jié)點(diǎn)223從高電壓狀態(tài)(例如，VddH)帶到低 電壓狀態(tài)(例如，Vss)。在轉(zhuǎn)變期間，弱ρ溝道晶體管220和222在由VddH和VddL決定的 狀態(tài)下操作。雖然弱P溝道晶體管222可接通，從而對(duì)抗η溝道晶體管234以將第一節(jié)點(diǎn) 偏置于高電壓狀態(tài)，但較強(qiáng)的η溝道晶體管224將第一節(jié)點(diǎn)拉到低電壓狀態(tài)。類(lèi)似地，第二 弱態(tài)保持路徑208的強(qiáng)η溝道晶體管234斷開(kāi)，從而將第二節(jié)點(diǎn)233從低電壓帶到高電壓， 但轉(zhuǎn)變受到流經(jīng)弱P溝道晶體管232的電流的限制。然而當(dāng)?shù)谝还?jié)點(diǎn)223轉(zhuǎn)變到低態(tài)時(shí)，第二強(qiáng)上拉路徑246的強(qiáng)ρ溝道晶體管250 接通，同時(shí)晶體管248也保持接通。因此，電流流經(jīng)第二強(qiáng)上拉電流路徑246以對(duì)強(qiáng)η溝道 晶體管234充電。當(dāng)?shù)谝还?jié)點(diǎn)223轉(zhuǎn)變?yōu)榈蛻B(tài)時(shí)，輸出反相器266從低態(tài)轉(zhuǎn)變?yōu)楦邞B(tài)，其經(jīng) 由控制路徑212提供到晶體管248的控制端子，從而斷開(kāi)第二強(qiáng)上拉路徑246。在高信號(hào)(例如，VddL)維持于輸入202處時(shí)，第一弱態(tài)保持路徑206的強(qiáng)η溝道 晶體管224保持接通且弱ρ溝道晶體管220和222斷開(kāi)，從而將第一節(jié)點(diǎn)223偏置于低電 壓(例如，VddL)。輸出反相器266輸出高電壓(例如，VddH)。第二弱態(tài)保持路徑208的強(qiáng) η溝道晶體管234斷開(kāi)，從而將第二節(jié)點(diǎn)233偏置于高電壓。在電壓上拉邏輯電路210中， 第一強(qiáng)上拉路徑241的第一晶體管242接通且第二晶體管244斷開(kāi)。相反，第二強(qiáng)上拉路 徑246的第一晶體管248斷開(kāi)且第二晶體管250接通。當(dāng)輸入202從高信號(hào)轉(zhuǎn)變?yōu)榈托盘?hào)(例如，從VddL到Vss)時(shí)，反相器207的輸出 從低態(tài)轉(zhuǎn)變?yōu)楦邞B(tài)，從而接通第二弱態(tài)保持路徑208的強(qiáng)η溝道晶體管234，且將第二節(jié)點(diǎn) 233從高電壓狀態(tài)帶到低電壓狀態(tài)。在轉(zhuǎn)變期間，弱ρ溝道晶體管230和232在由VddH和 VddL決定的狀態(tài)下操作。雖然弱ρ溝道晶體管232可接通，從而對(duì)抗η溝道晶體管234以 將第二節(jié)點(diǎn)偏置于高電壓狀態(tài)，但較強(qiáng)的η溝道晶體管234將第二節(jié)點(diǎn)拉到低電壓狀態(tài)。當(dāng)?shù)诙?jié)點(diǎn)233轉(zhuǎn)變到低電壓狀態(tài)時(shí)，第一強(qiáng)上拉路徑241的強(qiáng)ρ溝道晶體管244 接通，同時(shí)晶體管242保持接通。另外，弱ρ溝道晶體管220也接通。因此，電流流經(jīng)第一 強(qiáng)上拉電流路徑241以及第一弱態(tài)保持路徑206以對(duì)第一節(jié)點(diǎn)222充電，同時(shí)強(qiáng)η溝道晶體管224斷開(kāi)。當(dāng)?shù)谝还?jié)點(diǎn)223轉(zhuǎn)變?yōu)楦邞B(tài)時(shí)，輸出反相器266從高態(tài)轉(zhuǎn)變?yōu)榈蛻B(tài)，其經(jīng)由 控制路徑212和反相器270提供到晶體管242的控制端子，從而斷開(kāi)第一強(qiáng)上拉路徑241。
因此，在輸入202的轉(zhuǎn)變期間，節(jié)點(diǎn)223、233中的一者從高態(tài)到低態(tài)的初始轉(zhuǎn)變 受到相應(yīng)弱P溝道晶體管220-222或230-232的限制，但另一節(jié)點(diǎn)223或233從低態(tài)到高 態(tài)的轉(zhuǎn)變受到電壓上拉控制電路210的輔助。當(dāng)輸入202保持于高或低信號(hào)時(shí)，電壓上拉 控制電路210斷開(kāi)，且交叉耦合的弱態(tài)保持路徑206和208保持對(duì)輸入202處的低電壓輸 入范圍敏感。當(dāng)輸入202處發(fā)生轉(zhuǎn)變時(shí)，電壓上拉邏輯電路210激活以將電流供應(yīng)到弱態(tài) 保持路徑206和208以加速向新?tīng)顟B(tài)的轉(zhuǎn)變。電壓上拉邏輯電路210響應(yīng)于控制路徑212 指示輸出204處的轉(zhuǎn)變而減活。電壓上拉邏輯電路210因此響應(yīng)于輸入202而提供電流脈 沖以輔助弱態(tài)保持路徑206和208在狀態(tài)之間轉(zhuǎn)變。通過(guò)選擇性地激活電壓上拉邏輯電路 210，電平移位電路裝置200提供寬范圍的輸入操作電壓和快速輸出電平轉(zhuǎn)變。圖3是包含電平移位電路裝置的系統(tǒng)300的特定說(shuō)明性實(shí)施例的框圖。結(jié)構(gòu)302 包含第一輸入304，其經(jīng)耦合以接收存儲(chǔ)器單元選擇信號(hào)。第二輸入306經(jīng)耦合以接收數(shù)據(jù) 信號(hào)。第一輸入304提供到第一電平移位電路308，且第二輸入306提供到第二電平移位電 路310。存儲(chǔ)器陣列312經(jīng)耦合以接收第一電平移位電路308和第二電平移位電路310的輸 出。結(jié)構(gòu)302在第一電壓電平Vstruct下操作，且存儲(chǔ)器陣列312在第二電壓電平Varray 下操作。第一電平移位電路308包含用以接收第一輸入304的輸入320和用以將第一經(jīng)電 平移位的電壓信號(hào)提供到存儲(chǔ)器陣列312的輸出321。第一電平移位電路308包含耦合到 輸入320且耦合到輸出321的第一弱態(tài)保持路徑322。第一弱態(tài)保持路徑322還耦合到交 叉耦合電路，例如第二弱態(tài)保持路徑326。電壓上拉邏輯電路328耦合到第一弱態(tài)保持路徑 322且耦合到第二弱態(tài)保持路徑326。控制路徑324耦合到電壓上拉邏輯電路328以選擇 性地控制電壓上拉邏輯電路328的激活。在特定實(shí)施例中，第一電平移位電路308可包含 圖1到2中說(shuō)明的電平移位電路裝置100或200。第二電平移位電路310包含用以接收第二輸入306的輸入330和用以將第一經(jīng)電 平移位的電壓信號(hào)提供到存儲(chǔ)器陣列312的輸出331。在特定實(shí)施例中，第二電平移位電路 310包含耦合到輸入330且耦合到輸出331的第一弱態(tài)保持路徑332。第一弱態(tài)保持路徑 332還耦合到交叉耦合電路，例如第二弱態(tài)保持路徑336。電壓上拉邏輯電路338耦合到第 一弱態(tài)保持路徑332且耦合到第二弱態(tài)保持路徑336?？刂坡窂?34耦合到電壓上拉邏輯 電路338以選擇性地控制電壓上拉邏輯電路338的激活。在特定實(shí)施例中，第二電平移位 電路310可包含圖1到2中說(shuō)明的電平移位電路裝置100或200。在操作期間，第一輸入304和第二輸入306中的至少一者可處于第一電壓電平，例 如Vstruct，但存儲(chǔ)器陣列312可由處于第二電壓電平(例如，Varray)的電源供電。舉例 來(lái)說(shuō)，第一電壓電平可小于第二電壓電平。電平移位電路306和308可使輸入304和306 處的電壓電平移位到適于存儲(chǔ)器陣列312的電壓電平。在特定實(shí)施例中，電平移位電路306 和308包含上拉邏輯電路328和338，其分別由控制路徑324和334選擇性地激活，因此實(shí) 現(xiàn)響應(yīng)于輸入信號(hào)的改變的快速轉(zhuǎn)變，且還實(shí)現(xiàn)寬操作范圍。舉例來(lái)說(shuō)，電平移位電路306 和308可在包含0. 6-1. 4V的電壓范圍中操作。圖4是使用電路裝置(例如，圖1到3中說(shuō)明的電路裝置)的電平移位的方法的特定說(shuō)明性實(shí)施例的流程圖。在402處，在包含電壓上拉邏輯的電平移位電路的輸入處接 收輸入電壓。在特定實(shí)施例中，將輸入信號(hào)應(yīng)用于第一弱態(tài)保持路徑。第一弱態(tài)保持路徑 可包含串聯(lián)布置的多個(gè)弱P溝道晶體管和一強(qiáng)η溝道晶體管。移動(dòng)到404，從電平移位電路提供輸出信號(hào)。在特定實(shí)施例中，輸入信號(hào)具有第一 電壓且輸出信號(hào)具有第二電壓。前進(jìn)到406，選擇性地激活電平移位電路的電壓上拉邏輯電 路。在特定實(shí)施例中，電壓上拉邏輯電路提供電荷以減少弱態(tài)保持路徑的轉(zhuǎn)變時(shí)間。繼續(xù)到408，在特定實(shí)施例中，將控制信號(hào)提供到電壓上拉邏輯電路?？刂菩盘?hào)可 為響應(yīng)于輸出信號(hào)的反饋信號(hào)。在特定實(shí)施例中，控制信號(hào)致使電壓上拉邏輯電路停止對(duì) 弱態(tài)保持路徑充電。在特定實(shí)施例中，電壓上拉邏輯電路的輸出包含響應(yīng)于輸入信號(hào)而開(kāi) 始且響應(yīng)于控制信號(hào)而結(jié)束的電流脈沖。圖5是其中可使用圖1到4中描述的電路和方法的實(shí)施例的代表性移動(dòng)通信裝置 500的框圖。通信裝置500包含處理器，例如數(shù)字信號(hào)處理器(DSP)510。具有電壓上拉邏 輯的電平移位電路564耦合到DSP 510以提供DSP 510與存儲(chǔ)器裝置532之間的電壓電平 移位。在說(shuō)明性實(shí)施例中，具有電壓上拉邏輯的電平移位電路564包含圖1到3中說(shuō)明的 電路裝置100、200、308或310。在說(shuō)明性實(shí)施例中，具有電壓上拉邏輯的電平移位電路564 執(zhí)行圖4中說(shuō)明的方法。圖5還展示顯示控制器526，其耦合到數(shù)字信號(hào)處理器510且耦合到顯示器528。 編碼器/解碼器(CODEC) 534也可耦合到數(shù)字信號(hào)處理器510。揚(yáng)聲器536和麥克風(fēng)538可 耦合到CODEC 534。圖5還指示無(wú)線(xiàn)控制器540可耦合到數(shù)字信號(hào)處理器510且耦合到無(wú)線(xiàn)天線(xiàn)542。 在特定實(shí)施例中，輸入裝置530和電源544耦合到芯片上系統(tǒng)522。而且，在特定實(shí)施例中， 如圖5中說(shuō)明，顯示器528、輸入裝置530、揚(yáng)聲器536、麥克風(fēng)538、無(wú)線(xiàn)天線(xiàn)542和電源544 在芯片上系統(tǒng)522的外部。然而，每一者可耦合到芯片上系統(tǒng)522的組件，例如接口或控制
ο雖然將具有電壓上拉邏輯的電平移位電路564描繪為經(jīng)耦合以提供DSP 510與存 儲(chǔ)器裝置532之間的電平移位，但具有電壓上拉邏輯的電平移位電路564也可用以提供通 信裝置500的使用不同電壓電平的其它組件之間的電平移位。舉例來(lái)說(shuō)，具有電壓上拉邏 輯的電平移位電路564可耦合于芯片上系統(tǒng)522與顯示器528、輸入裝置530、揚(yáng)聲器536、 麥克風(fēng)538、無(wú)線(xiàn)天線(xiàn)542、電源544或其任何組合之間。作為另一實(shí)例，具有電壓上拉邏輯 的電平移位電路564可耦合于DSP 510與芯片上系統(tǒng)522的任何其它組件之間。作為又一 實(shí)例，具有電壓上拉邏輯的電平移位電路564可與DSP 510集成以為DSP 510的組件(例 如，DSP 510內(nèi)的在較低電壓電平下操作的寄存器堆)提供電平移位。結(jié)合所揭示的系統(tǒng)和方法，電壓電平移位可由一裝置執(zhí)行，所述裝置包含用于在 對(duì)包含電壓上拉邏輯的電平移位電路的輸入處接收輸入電壓的裝置，例如圖1到3中說(shuō)明 的輸入102、202、320和330。所述裝置還可包含用于從電平移位電路提供輸出信號(hào)的裝置， 例如圖1到3中說(shuō)明的輸出104、204、321和331以及耦合到相應(yīng)輸出的對(duì)應(yīng)電路結(jié)構(gòu)。所 述裝置還可包含用于選擇性地激活電平移位電路的電壓上拉邏輯電路的裝置，例如圖1到 3中說(shuō)明的控制路徑112、212、324和334。技術(shù)人員將進(jìn)一步了 解，結(jié)合本文所揭示的實(shí)施例描述的各種說(shuō)明性邏輯塊、配置、模塊、電路和算法步驟可實(shí)施為電子硬件、計(jì)算機(jī)軟件或兩者的組合。為了清楚地說(shuō)明 硬件與軟件的這種可交換性，上文已大體上在其功能性方面描述了各種說(shuō)明性組件、塊、配 置、模塊、電路和步驟。將此類(lèi)功能性實(shí)施為硬件還是軟件取決于特定應(yīng)用和對(duì)整個(gè)系統(tǒng)施 加的設(shè)計(jì)約束。熟練的技術(shù)人員可針對(duì)每一特定應(yīng)用以不同方式實(shí)施所描述的功能性，但 不應(yīng)將此類(lèi)實(shí)施決策解釋為造成與本發(fā)明范圍的脫離。結(jié)合本文所揭示的實(shí)施例描述的方法或算法的步驟可直接在硬件中、在由處理器 執(zhí)行的軟件模塊中或在所述兩者的組合中實(shí)施。軟件模塊可駐存在RAM存儲(chǔ)器、快閃存儲(chǔ) 器、ROM存儲(chǔ)器、PROM存儲(chǔ)器、EPROM存儲(chǔ)器、EEPROM存儲(chǔ)器、寄存器、硬盤(pán)、可裝卸盤(pán)、CD-ROM 或此項(xiàng)技術(shù)中已知的任何其它形式的存儲(chǔ)媒體中。示范性存儲(chǔ)媒體耦合到處理器，使得處 理器可從存儲(chǔ)媒體讀取信息和向存儲(chǔ)媒體寫(xiě)入信息。在替代方案中，存儲(chǔ)媒體可與處理器 成一體式。處理器和存儲(chǔ)媒體可駐存在A(yíng)SIC中。ASIC可駐存在計(jì)算裝置或用戶(hù)終端中。 在替代方案中，處理器和存儲(chǔ)媒體可作為離散組件駐存在計(jì)算裝置或用戶(hù)終端中。
提供先前對(duì)所揭示實(shí)施例的描述是為了使所屬領(lǐng)域的技術(shù)人員能夠制作或使用 所揭示實(shí)施例。所屬領(lǐng)域的技術(shù)人員將容易了解對(duì)這些實(shí)施例的各種修改，且在不脫離本 發(fā)明的精神或范圍的情況下，本文所界定的一般原理可應(yīng)用于其它實(shí)施例。因此，本發(fā)明不 希望限于本文展示的實(shí)施例，而是應(yīng)被賦予與由所附權(quán)利要求書(shū)界定的原理和新穎特征一 致的可能的最廣范圍。
權(quán)利要求
一種電路裝置，其包括輸入，其用以接收輸入電壓信號(hào)；輸出，其用以提供經(jīng)電平移位的電壓信號(hào)；第一弱態(tài)保持路徑，其耦合到所述輸入；第二弱態(tài)保持路徑，其耦合到所述輸出；電壓上拉邏輯電路，其耦合到所述第一弱態(tài)保持路徑且耦合到所述第二弱態(tài)保持路徑；以及控制路徑，其耦合到所述電壓上拉邏輯電路以選擇性地控制所述電壓上拉邏輯電路的激活。
2.根據(jù)權(quán)利要求1所述的電路裝置，其中所述控制路徑包括從所述輸出到所述電壓上 拉邏輯電路的自計(jì)時(shí)反饋路徑。
3.根據(jù)權(quán)利要求1所述的電路裝置，其中所述控制路徑將所述輸入耦合到所述電壓上 拉邏輯電路。
4.根據(jù)權(quán)利要求3所述的電路裝置，其中所述控制路徑包括用以提供計(jì)時(shí)延遲的延遲 邏輯電路。
5.根據(jù)權(quán)利要求4所述的電路裝置，其中所述延遲邏輯電路包含可調(diào)整延遲組件。
6.根據(jù)權(quán)利要求1所述的電路裝置，其中所述第一弱態(tài)保持路徑包括第一弱P溝道晶體管，其包含耦合到電源電壓的第一端子、耦合到所述第二弱態(tài)保持 路徑的控制端子，和第三端子；第二弱P溝道晶體管，其包含耦合到所述第三端子的第四端子、耦合到所述輸入的第 二控制端子，和耦合到節(jié)點(diǎn)的第五端子，所述節(jié)點(diǎn)耦合到所述電壓上拉邏輯電路；以及強(qiáng)η溝道晶體管，其包含耦合到所述節(jié)點(diǎn)的第六端子、耦合到所述輸入的第三控制端 子，和耦合到第二電源電壓的第七端子。
7.根據(jù)權(quán)利要求1所述的電路裝置，其中所述第二弱態(tài)保持路徑包括串聯(lián)布置的多個(gè) 弱P溝道晶體管和一強(qiáng)η溝道晶體管。
8.根據(jù)權(quán)利要求1所述的電路裝置，其中所述電壓上拉邏輯電路包括包含至少一個(gè)第一晶體管的第一強(qiáng)上拉路徑，和包含至少一個(gè)第二晶體管的第二強(qiáng)上 拉路徑，所述至少一個(gè)第二晶體管耦合到所述至少一個(gè)第一晶體管。
9.根據(jù)權(quán)利要求8所述的電路裝置，其中所述第一強(qiáng)上拉路徑和所述第二強(qiáng)上拉路徑 經(jīng)由反相器耦合。
10.根據(jù)權(quán)利要求1所述的電路裝置，其中所述第一弱態(tài)保持路徑和所述第二弱態(tài)保 持路徑經(jīng)由反相器耦合。
11.根據(jù)權(quán)利要求10所述的電路裝置，其中所述第一弱態(tài)保持路徑耦合到所述第二強(qiáng) 上拉路徑，且其中所述第二弱態(tài)保持路徑耦合到所述第一強(qiáng)上拉路徑。
12.根據(jù)權(quán)利要求1所述的電路裝置，其中所述控制路徑耦合到反相器的輸出，所述反 相器耦合到所述第二弱態(tài)保持路徑的元件。
13.一種系統(tǒng)，其包括 存儲(chǔ)器陣列；第一輸入，其通過(guò)第一電平移位電路耦合到所述存儲(chǔ)器陣列；第二輸入，其通過(guò)第二電平移位電路耦合到所述存儲(chǔ)器陣列； 其中所述第一電平移位電路包括 輸入，其用以接收所述第一輸入；輸出，其用以將第一經(jīng)電平移位的電壓信號(hào)提供到所述存儲(chǔ)器陣列； 第一弱態(tài)保持路徑，其耦合到所述輸入且耦合到所述輸出； 交叉耦合電路，其耦合到所述第一弱態(tài)保持路徑； 電壓上拉邏輯電路，其耦合到所述第一弱態(tài)保持路徑；以及控制路徑，其耦合到所述電壓上拉邏輯電路以選擇性地控制所述電壓上拉邏輯電路的激活。
14.根據(jù)權(quán)利要求13所述的系統(tǒng)，其中所述交叉耦合電路包含第二弱態(tài)保持路徑；
15.根據(jù)權(quán)利要求13所述的系統(tǒng)，其中所述存儲(chǔ)器陣列由處于第二電壓電平的電源供 電，且其中所述第一輸入和所述第二輸入中的至少一者處于第一電壓電平。
16.根據(jù)權(quán)利要求15所述的系統(tǒng)，其中所述第一電壓電平小于所述第二電壓電平。
17.一種方法，其包括在包含電壓上拉邏輯的電平移位電路的輸入處接收輸入電壓；從所述電平移位電路提供輸出信號(hào)；以及選擇性地激活所述電平移位電路的所述電壓上拉邏輯電路。
18.根據(jù)權(quán)利要求17所述的方法，其進(jìn)一步包括將控制信號(hào)提供到所述電壓上拉邏輯 電路。
19.根據(jù)權(quán)利要求18所述的方法，其中所述控制信號(hào)是響應(yīng)于所述輸出信號(hào)的反饋信號(hào)。
20.根據(jù)權(quán)利要求17所述的方法，其中所述輸入信號(hào)具有第一電壓且所述輸出信號(hào)具有第二電壓。
21.根據(jù)權(quán)利要求17所述的方法，其中將所述輸入信號(hào)施加到第一弱態(tài)保持路徑。
22.根據(jù)權(quán)利要求21所述的方法，其中所述第一弱態(tài)保持路徑包括串聯(lián)布置的多個(gè)弱 P溝道晶體管和一強(qiáng)η溝道晶體管。
23.一種裝置，其包括用于在包含電壓上拉邏輯的電平移位電路的輸入處接收輸入電壓的裝置； 用于從所述電平移位電路提供輸出信號(hào)的裝置；以及 用于選擇性地激活所述電平移位電路的所述電壓上拉邏輯電路的裝置。
24.根據(jù)權(quán)利要求23所述的裝置，其進(jìn)一步包括用于將控制信號(hào)提供到所述電壓上拉 邏輯電路的裝置。
25.根據(jù)權(quán)利要求24所述的裝置，其中所述控制信號(hào)是響應(yīng)于所述輸出信號(hào)的反饋信號(hào)。
全文摘要
在特定實(shí)施例中，一種方法包含在包含電壓上拉邏輯的電平移位電路的輸入處接收輸入電壓。所述方法包含從所述電平移位電路提供輸出信號(hào)。所述方法還包含選擇性地激活所述電平移位電路的所述電壓上拉邏輯電路。
文檔編號(hào)H03K3/356GK101965684SQ200980107089
公開(kāi)日2011年2月2日 申請(qǐng)日期2009年1月28日 優(yōu)先權(quán)日2008年1月31日
發(fā)明者里圖·哈巴, 陳南 申請(qǐng)人:高通股份有限公司