專利名稱：一種組合跳頻源的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及微波技術(shù)，特別涉及一種工作在x波段的頻率源。
背景技術(shù)：
在微波技術(shù)領(lǐng)域，我國(guó)通常將8 12GHz的頻率段稱為X波段。工作在該波段的設(shè)備中，頻率源都是一個(gè)重要的核心部件。跳頻源是一種頻率可以在一定范圍內(nèi)跳變的頻率源，可以用于保密通信，雷達(dá)等技術(shù)中。為了便于控制頻率的跳變，在跳頻源中常常采用DDS(直接數(shù)字頻率合成器，簡(jiǎn)稱頻率合成器)和PPL(鎖相環(huán))電路進(jìn)行組合，構(gòu)成跳頻源。DDS采用的是全數(shù)字結(jié)構(gòu)，在很多方面的性能指標(biāo)遠(yuǎn)遠(yuǎn)超出傳統(tǒng)頻率合成技術(shù)，它具有極高的頻率分辨率，其頻率分辨率可以達(dá)到0. 3Hz ;極短的頻率切換時(shí)間，一般可達(dá)納秒量級(jí)。非常適合用于跳頻源技術(shù)中。 —種工作在X波段的現(xiàn)有技術(shù)跳頻源電路結(jié)構(gòu)如圖1所示，該電路采用PPL與DDS串聯(lián)的組成模式。圖中恒溫晶體振蕩器(0CX0)輸出的100MHz頻率，先經(jīng)過第一鎖相環(huán)(PPL1)倍頻到lGHz，再通過DDS變頻到48 50MHz，最后由第二鎖相環(huán)(PPL2)進(jìn)行200次倍頻，直接輸出9. 6 10GHz的頻率。圖中示出了 PPL2的電路結(jié)構(gòu)，由鑒相器(PD)、低通濾波器(LF)、壓控振蕩器(VCO)順次串聯(lián)構(gòu)成，PD輸入端連接DDS，VC0輸出端就是PPL2的輸出端。由于普通PD芯片最高鑒相頻率二 50MHz，在PPL2的反饋環(huán)路中需要一個(gè)分頻器進(jìn)行分頻，以免損壞PD芯片。 圖1所示電路的相位噪聲，即PPL2的輸出相位噪聲，可以表達(dá)為DDS的輸出相位噪聲+201ogN，其中N為PPL2的倍頻次數(shù)。如果DDS的輸出相位噪聲為-130dBc/Hz@10kHz，則PPL2的輸出相位噪聲為-84dBc/Hz@10kHz。當(dāng)DDS雜散抑制指標(biāo)為_90dBc時(shí)，圖1電路的輸出窄帶雜散為-90+201og200 = -44dBc?？梢钥闯?，由于PPL2的倍頻次數(shù)較高，現(xiàn)有技術(shù)的DDS/PPL組合跳頻源輸出信號(hào)的相位噪聲指標(biāo)及雜散抑制指標(biāo)都比較低。

實(shí)用新型內(nèi)容本實(shí)用新型所要解決的技術(shù)問題，就是針對(duì)現(xiàn)有技術(shù)的跳頻源輸出信號(hào)的相位噪聲及雜散抑制指標(biāo)都比較低的缺點(diǎn)，提供一種DDS與PPL組合的跳頻源，提高相位噪聲指標(biāo)和雜散抑制指標(biāo)。 本實(shí)用新型解決所述技術(shù)問題，采用的技術(shù)方案是，一種組合跳頻源，包括振蕩
器、第一鎖相環(huán)、頻率合成器、第二鎖相環(huán)、第三鎖相環(huán)和混頻器，所述第一鎖相環(huán)、頻率合
成器和第二鎖相環(huán)順次串連，所述第一鎖相環(huán)輸入端與振蕩器連接，所述第二鎖相環(huán)輸出
端與混頻器連接；所述第三鎖相環(huán)輸入端與振蕩器連接，輸出端與混頻器連接。 本實(shí)用新型的有益效果是，通過電路模式的改變，提高了跳頻源的相位噪聲指標(biāo)
和雜散抑制指標(biāo)，改善了跳頻源的輸出信號(hào)質(zhì)量。進(jìn)一步配合元器件的優(yōu)選，可以簡(jiǎn)化電路
設(shè)計(jì)，縮小裝置體積，促進(jìn)產(chǎn)品的小型化。
圖1是現(xiàn)有技術(shù)的跳頻源電路結(jié)構(gòu)示意圖；[0009] 圖2是本實(shí)用新型實(shí)施例的結(jié)構(gòu)示意圖。
具體實(shí)施方式
以下結(jié)合附圖及實(shí)施例，詳細(xì)描述本實(shí)用新型的技術(shù)方案。 本實(shí)用新型的組合跳頻源，改變了現(xiàn)有技術(shù)跳頻源的結(jié)構(gòu)模式，采用并行的兩條
頻率支路的結(jié)構(gòu)模式，其中一條頻率支路先將信號(hào)倍頻到較低的頻段，再與另一頻率支路輸出的較高頻率上變頻到輸出頻段。 實(shí)施例 本例組合跳頻源電路結(jié)構(gòu)如圖2所示，由恒溫晶體振蕩器(0CX0)、第一鎖相環(huán)(PPL1)、頻率合成器(DDS)、第二鎖相環(huán)(PPL2)、第三鎖相環(huán)(PPL3)和混頻器構(gòu)成。第一鎖相環(huán)、頻率合成器和第二鎖相環(huán)順次串連構(gòu)成本例的一條頻率支路。OCXO輸出的lOOMHz信號(hào)輸入PPL1 ， PPL1輸出的lGHz信號(hào)經(jīng)過DDS得到92 lOOMHz信號(hào)，該信號(hào)經(jīng)過PPL2倍頻到4. 2 4. 6GHz的較低頻段輸入混頻器。另一頻率支路由PPL3構(gòu)成，OCXO輸出的lOOMHz信號(hào)經(jīng)過PPL3變頻為5GHz的較高頻率信號(hào)輸入混頻器。4. 2 4. 6GHz的較低頻段信號(hào)與5GHz的較高頻率信號(hào)在混頻器中上變頻到9. 6 lOGHz頻段信號(hào)輸出。本例中，混頻器輸出端連接有帶通濾波器，可以濾除帶外干擾信號(hào)，進(jìn)一步提高信號(hào)質(zhì)量。圖2中，DDS芯片采用ADI公司的AD9910。為了進(jìn)一步提高跳頻源性能，第二鎖相環(huán)中的鑒相器(PD)采用Hittite公司的鑒相器芯片HMC698LP5。[0014] 圖1電路與圖2電路比較 1)相位噪聲。在圖2電路中，由于上變頻器對(duì)相位噪聲沒有影響，所以PLL3輸出信號(hào)的相位噪聲就是整個(gè)系統(tǒng)輸出信號(hào)的相位噪聲。PLL3的倍頻次數(shù)N2為5. 4G/100M =54，圖2電路輸出的相位噪聲為-130+201ogN2 = -95dBc/Hz@10kHz與圖1電路輸出的相位噪聲-84dBc/Hz@10kHz比較，相位噪聲指標(biāo)提高了 lldB。 2)窄帶雜散。窄帶雜散一般指離輸出頻率的距離小于100kHz的雜散，由于窄帶雜散離輸出頻率非常近，目前不能用任何濾波器濾除，即使用鎖相環(huán)的窄帶濾波器特性也不能濾除。窄帶雜散還會(huì)隨著PLL2的倍頻作用而惡化。對(duì)于一個(gè)特定的DDS芯片來說，它輸出的窄帶雜散指標(biāo)是一定的。 如果圖1和圖2電路中使用的DDS芯片是都是AD9910, AD9910的窄帶雜散性能是同類產(chǎn)品中最好的，可達(dá)-90dBc。跳頻源輸出信號(hào)的窄帶雜散，即PLL2輸出的窄帶雜散為:-90+201og脇c。其中N為PLL2的倍頻次數(shù)。 在圖1電路中，PLL2的倍頻次數(shù)為10G/50M = 200，輸出的窄帶雜散為-90+201og200 = -44dBc。在圖2電路中，PLL2的倍頻次數(shù)為4. 6G/100M = 46，輸出的窄帶雜散為-90+201og46 = -57dBc，與圖1電路比較，雜散指標(biāo)提高了 13dB。[0020] 3)圖2電路省略了 PLL2反饋環(huán)路中使用的分頻器。 由于PLL2的VCO反饋回來的最高頻率為5GHz高于普通鑒相器芯片(如ADF4113等)能忍受的最高反饋頻率，所以必須在PLL2的反饋回路中加入分頻器，否則會(huì)損壞ADF4113。圖2電路中使用的鑒相器芯片為HMC698LP5，其最高反饋頻率高達(dá)7GHz，這樣就可以減少PLL2反饋環(huán)路中分頻器的使用，簡(jiǎn)化了設(shè)計(jì)，有利于縮小系統(tǒng)的體積。[0022] 4)簡(jiǎn)化了設(shè)計(jì)、實(shí)現(xiàn)了小型化。 AD4113等的編程只能用微控制器實(shí)現(xiàn)(單片機(jī)、FPGA等)，由于這些器件的使用，極大的增加了系統(tǒng)的體積和設(shè)計(jì)難度，降低了可靠性。而HMC698LP5可采用直接編程模式(即通過設(shè)置相應(yīng)引腳的高低電平來編程)，極大的簡(jiǎn)化了設(shè)計(jì)，明顯的縮小了系統(tǒng)的體積，增加了系統(tǒng)的可靠性。
權(quán)利要求一種組合跳頻源，其特征在于，包括振蕩器、第一鎖相環(huán)、頻率合成器、第二鎖相環(huán)、第三鎖相環(huán)和混頻器，所述第一鎖相環(huán)、頻率合成器和第二鎖相環(huán)順次串連，所述第一鎖相環(huán)輸入端與振蕩器連接，所述第二鎖相環(huán)輸出端與混頻器連接；所述第三鎖相環(huán)輸入端與振蕩器連接，輸出端與混頻器連接。
2. 根據(jù)權(quán)利要求1所述的一種組合跳頻源，其特征在于，所述混頻器輸出端連接有帶通濾波器。
3. 根據(jù)權(quán)利要求1所述的一種組合跳頻源，其特征在于，所述振蕩器為恒溫晶體振蕩器。
4. 根據(jù)權(quán)利要求1、2或3所述的一種組合跳頻源，其特征在于，所述頻率合成器采用ADI公司的DDS芯片AD9910。
5. 根據(jù)權(quán)利要求4所述的一種組合跳頻源，其特征在于，所述第二鎖相環(huán)中的鑒相器采用Hittite公司的鑒相器芯片HMC698LP5。
6. 根據(jù)權(quán)利要求1、2或3所述的一種組合跳頻源，其特征在于，所述第二鎖相環(huán)中的鑒相器采用Hittite公司的鑒相器芯片HMC698LP5。
專利摘要本實(shí)用新型涉及一種工作在X波段的頻率源。本實(shí)用新型針對(duì)現(xiàn)有技術(shù)的跳頻源輸出信號(hào)的相位噪聲及雜散抑制指標(biāo)都比較低的缺點(diǎn)，公開了一種DDS與PPL組合的跳頻源。本實(shí)用新型的技術(shù)方案是，一種組合跳頻源，包括振蕩器、第一鎖相環(huán)、頻率合成器、第二鎖相環(huán)、第三鎖相環(huán)和混頻器，所述第一鎖相環(huán)、頻率合成器和第二鎖相環(huán)順次串連，所述第一鎖相環(huán)輸入端與振蕩器連接，所述第二鎖相環(huán)輸出端與混頻器連接；所述第三鎖相環(huán)輸入端與振蕩器連接，輸出端與混頻器連接。本實(shí)用新型通過電路模式的改變，提高了跳頻源的相位噪聲指標(biāo)和雜散抑制指標(biāo)，改善了跳頻源的輸出信號(hào)質(zhì)量。本實(shí)用新型非常適合用于X波段的跳頻源。
文檔編號(hào)H03L7/00GK201479116SQ200920308869
公開日2010年5月19日 申請(qǐng)日期2009年8月26日 優(yōu)先權(quán)日2009年8月26日
發(fā)明者劉杰, 吳尚昀, 廖梁兵, 鄧賢進(jìn) 申請(qǐng)人:中國(guó)工程物理研究院電子工程研究所