專利名稱：：金屬氧化物半導體電路設計及其操作方法
技術領域：
：本文檔中所描述的設備及方法涉及電子電路設計。更明確地說，設備及方法涉及金屬氧化物半導體電路，且涉及用于使所述電路斷電的方法。
背景技術：
：許多有源濾波器、模擬數(shù)字轉(zhuǎn)換器(ADC)及用互補金屬氧化物半導體(CMOS)裝置制造的其它電路使用開關電容器技術來設計及實施。CMOS開關電容器電路可采用CMOS晶體管及電容器。在包括蜂窩電話的許多電子系統(tǒng)中，需要較高程度的系統(tǒng)集成，因為集成提供較低生產(chǎn)成本且允許將更多功能裝填于較小占據(jù)面積及體積中?，F(xiàn)代蜂窩電話除無線電話之外還具有例如游戲、視頻及音樂等功能的特點。這些及其它功能可使用CMOS制造技術中的混合模擬/數(shù)字電路來實施。對高程度的集成、較低成本及較高速度的需要推動CMOS技術更深入納米級尺度。此時，CMOS裝置可使用65nm及甚至更小的特征尺寸裝置來制造。CMOS裝置的尺度在未來可能繼續(xù)降低。當晶體管尺寸收縮到納米級時，電源電壓通常也減小以便保持電場強度恒定且確保在壽命中裝置可靠性。在65nm裝置的狀況下，其電源電壓可降低到1.1伏且可能更低。使用低電源電壓的原因在于當CMOS技術進步到較精細(或較薄)尺度/幾何形狀時，晶體管擊穿電壓減小。同時，某些設計塊通常使用較高電源電壓(其可為大約2.1伏或3.3伏)。所述塊可包括高速通用串行總線(USB)及音頻編碼器解碼器(CODEC)塊。CODEC的最小電源電壓可通過遞送到揚聲器的音頻功率或通過由CODEC處理的最大輸入信號電壓來確定。USB接口塊的最小電源電壓可通過適用的USB規(guī)格來規(guī)定。因此，用于USB、CODEC及其它塊的電源電壓的選擇可受外部考慮事項的驅(qū)動。17可能需要單一半導體芯片具有兩個不同類型(尺度、幾何形狀或尺寸)的CMOS晶體管，其中一個類型適合于在低電源電壓操作且另一類型適合于較高電源電壓。低電源電壓晶體管(其在本文中被稱作核心晶體管)具有相對薄的柵極氧化物層以增加低電壓下的速度。這些晶體管可在芯片的中心部分中且可用工藝工程的最新狀態(tài)來優(yōu)化以獲得裝填密度及高性能。高電源電壓晶體管通常用于與外部裝置/芯片介接且因此被稱作輸入/輸出(I/O或10)晶體管。這些晶體管大于核心晶體管，且具有相對厚的柵極氧化物層以用于可靠的高電壓操作。由于集成、成本及速度限制，所以此項技術中存在提供以相對小的尺度制造但使用相對高的電源電壓的CMOS電路的需要。此項技術中還存在在不使電路的個別裝置過載的情況下用相對高的電源電壓操作所述電路的需要。此外，此項技術中存在在單一芯片上組合兩個不同類型的CMOS裝置的需要，其中一個類型適合于在相對低的電源電壓下操作，且另一類型適合于在相對高的電源電壓下操作。
發(fā)明內(nèi)容本文中所揭示的實施例可通過描述用于啟用以下操作的各種設計方法來解決上文所陳述的需要的一者或一者以上(1)從高電壓電源操作低電壓薄氧化物晶體管；(2)使用高電壓電源或雙電源操作開關電容器電路中的低電壓薄氧化物晶體管與高電壓厚氧化物晶體管的組合；及(3)用低電源電壓薄氧化物晶體管替換某些高電源電壓厚氧化物晶體管。(此列表可能不完全)。因此可實現(xiàn)低電壓高速核心晶體管性能及尺寸益處同時保持高電壓10厚氧化物晶體管的益處。在一實施例中，一種運算放大器包括(1)接地軌道；(2)第一電源軌道，其經(jīng)配置以連接到在所述第一電源軌道與所述接地軌道之間提供第一電源電壓的第一電源；(3)第二電源軌道，其經(jīng)配置以連接到在所述第二電源軌道與所述接地軌道之間提供第二電源電壓的第二電源，所述第二電源電壓小于所述第一電源電壓；及(4)多個金屬氧化物半導體晶體管，其按照小于所述第一電源電壓的可靠性電壓極限制造。所述多個晶體管包括第一P溝道晶體管、第二P溝道晶體管、第三P溝道晶體管、第四P溝道晶體管、第一N溝道晶體管、第二N溝道晶體管、第三N溝道晶體管及第四N溝道晶體管。所述多個晶體管中的每一晶體管具有源極、漏極及柵極。第一P溝道晶體管的源極耦合到第一電源軌道，第一P溝道晶體管的漏極耦合到第二P溝道晶體管的源極，第二P溝道晶體管的漏極耦合到第一N溝道晶體管的漏極的漏極，第一N溝道晶體管的源極耦合到第二N溝道晶體管的漏極，且第二N溝道晶體管的源極耦合到接地軌道。第三P溝道晶體管的源極耦合到第一電源軌道，第三P溝道晶體管的漏極耦合到第四P溝道晶體管的源極，第四P溝道晶體管的漏極耦合到第三N溝道晶體管的漏極，第三N溝道晶體管的源極耦合到第四N溝道晶體管的漏極，且第四N溝道晶體管的源極耦合到接地軌道。第二P溝道晶體管、第四P溝道晶體管、第一N溝道晶體管及第三N溝道晶體管的柵極耦合到第二電源軌道。在一實施例中，一種開關電容器網(wǎng)絡包括(1)共模軌道；(2)第一電源軌道，其經(jīng)配置以連接到在所述第一電源軌道與所述共模軌道之間提供第一預定電源電壓的第一電源；(3)第一運算跨導放大器(OTA)，其具有第一非反相輸入、第一反相輸入及第一輸出；(4)多個開關；及(5)取樣電容器，其具有第一取樣電容器端子及第二取樣電容器端子。所述多個開關中的每一開關由互補NMOS/PMOS晶體管對制成，其中所述每一開關的每一晶體管按照預定可靠性電壓極限制造。第一OTA連接到第一電源軌道及共模軌道以從第一電源獲得操作功率。所述預定可靠性電壓極限小于第一預定電源電壓。在一實施例中，一種開關電容器網(wǎng)絡包括U)接地軌道；(2)電源軌道，其經(jīng)配置以連接到在所述電源軌道與所述接地軌道之間提供預定電源電壓的電源；(3)第一運算跨導放大器(OTA)，其具有第一非反相輸入、第一反相輸入及第一輸出，所述第一OTA連接到所述電源軌道及所述接地軌道以從所述電源獲得操作功率；(4)取樣電容器；及(5)多個開關。所述多個開關包括多個單一晶體管開關及包含互補NMOS/PMOS晶體管對的第一開關，每一開關的每一晶體管按照可靠性電壓極限制造。所述可靠性電壓極限小于預定電源電壓。在實施例中，一種運算跨導放大器包括(1)接地軌道；(2)第一電源軌道，其經(jīng)配置以連接到經(jīng)配置以在所述電源軌道與所述接地軌道之間提供預定電源電壓的第一電源；(3)第一多個金屬氧化物半導體晶體管，其按照小于預定電源電壓的可靠性電壓極限制造；(4)第二多個金屬氧化物半導體晶體管，其按照小于預定電源電壓的可靠性電壓極限制造，所述第二多個晶體管介入于所述第一多個晶體管與接地軌道之間，所述第二多個晶體管經(jīng)配置以響應于第一斷電信號而選擇性地連接所述第一多個晶體管與接地軌道及將其斷開連接，所述第一斷電信號在第一低電壓電平與第一高電壓電平之間改變；(5)電平移位電路，其經(jīng)配置以從第一斷電信號產(chǎn)生第二斷電信號，所述第二斷電信號響應于處于第一高電壓電平的第一斷電信號而處于第二低電壓電平，所述第二斷電信號響應于處于第一高電壓電平的第一斷電信號而處于第二低電壓電平，第二高電壓電平不同于第一高電壓電平，第二低電壓電平不同于第一低電壓電平；及(6)第三多19個金屬氧化物半導體晶體管，其按照小于預定電源電壓的可靠性電壓極限制造，所述第三多個晶體管介入于所述第一多個晶體管與電源軌道之間，所述第三多個晶體管經(jīng)配置以響應于第二斷電信號而選擇性地連接所述第一多個晶體管與電源軌道及將其斷開連接。所述第一多個晶體管響應于處于第一低電壓電平的第一斷電信號而與電源軌道及接地軌道斷開連接。在一實施例中，運算跨導放大器包括(1)接地軌道；(2)第一電源軌道，其經(jīng)配置以連接到在所述電源軌道與所述接地軌道之間提供預定電源電壓的第一電源；(3)第一多個金屬氧化物半導體晶體管，其按照小于預定電源電壓的可靠性電壓極限制造；用于響應于第一斷電信號而選擇性地連接所述第一多個晶體管與接地軌道及將其斷開連接的裝置，所述第一斷電信號在第一低電壓電平與第一高電壓電平之伺改變；(4)用于響應于第二斷電信號而連接所述第一多個晶體管與電源軌道及將其斷開連接的裝置；及(5)用于從第一斷電信號產(chǎn)生第二斷電信號的裝置，第二斷電信號響應于處于第一高電壓電平的第一斷電信號而處于第二低電壓電平，第二斷電信號響應于處于第一高電壓電平的第一斷電信號而處于第二低電壓電平，第二高電壓電平不同于第一高電壓電平，第二低電壓電平不同于第一低電壓電平。在一實施例中，一種運算跨導放大器包括(1)接地軌道；(2)第一電源軌道，其經(jīng)配置以連接到在所述電源軌道與所述接地軌道之間提供預定電源電壓的第一電源；(3)第一多個金屬氧化物半導體晶體管，其按照小于預定電源電壓的可靠性電壓極限制造；及(4)非電平移位(non-levelshifting)裝置，其用于防止關斷期間電壓應力超過所述第一多個晶體管中的每一晶體管的可靠性電壓。通過將輸出及某些內(nèi)部點箝位(拉)到等于可靠性極限的電壓而防止過度電壓應力。在一實施例中，一種運算跨導放大器包括接地軌道；第一電源軌道，其經(jīng)配置以連接到在所述第一電源軌道與所述接地軌道之間提供第一預定電源電壓的第一電源；第二電源軌道，其經(jīng)配置以連接到在所述第二電源軌道與接地軌道之間提供第二預定電源電壓的第二電源；及多個金屬氧化物半導體晶體管，其按照小于所述第一預定電源電壓的可靠性電壓極限制造。所述可靠性極限大約為所述第二預定電源電壓。所述多個晶體管包括第一到第十三P溝道晶體管，及第一到第十五N溝道晶體管。所述連接如下(1)第一、第二、第四、第六及第七P溝道晶體管的源極耦合到第一電源軌道；(2)第十一、第十二、第十三、第十四及第十五N溝道晶體管的源極耦合到接地軌道；(3)第十一、第十二、第十三、第十四及第十五N溝道晶體管的每一柵極經(jīng)配20置以接收第一斷電信號；且(4)第七P溝道晶體管的漏極耦合到第九P溝道晶體管的源極，第九P溝道晶體管的漏極耦合到第九N溝道晶體管的漏極及到第十三P溝道晶體管的漏極，第九N溝道晶體管的源極耦合到第七N溝道晶體管的漏極，第七N溝道晶體管的源極耦合到第五N溝道晶體管的漏極及到第六N溝道晶體管的源極，第五N溝道晶體管的源極耦合到第十五N溝道晶體管的漏極，第六P溝道晶體管的漏極耦合到第八P溝道晶體管的源極，第八P溝道晶體管的漏極耦合到第八N溝道晶體管的漏極及到第十二P溝道晶體管的漏極，第八N溝道晶體管的源極耦合到第六N溝道晶體管的漏極，第十二P溝道晶體管的源極耦合到第十三P溝道晶體管的源極及到第二電源軌道，第十二P溝道晶體管的柵極耦合到第十三P溝道晶體管的柵極，第九N溝道晶體管的柵極耦合到第八N溝道晶體管的柵極及到第十N溝道晶體管的柵極，第四P溝道晶體管的漏極耦合到第五P溝道晶體管的源極，第五P溝道晶體管的漏極耦合到第十N溝道晶體管的漏極及到第十一P溝道晶體管的漏極，第十N溝道晶體管的漏極耦合到第十N溝道晶體管的柵極，第十N溝道晶體管的源極耦合到第四N溝道晶體管的漏極及到第六N溝道晶體管的源極，第四N溝道晶體管的源極耦合到第十四N溝道晶體管的漏極，第二P溝道晶體管的漏極耦合到第三P溝道晶體管的源極，第三P溝道晶體管的漏極耦合到第二P溝道晶體管的柵極及到第三N溝道晶體管的漏極，第三N溝道晶體管的源極耦合到第十三N溝道晶體管的漏極，第一P溝道晶體管的柵極耦合到第一P溝道晶體管的漏極及到第三P溝道晶體管的柵極，第三P溝道晶體管的柵極耦合到第五P溝道晶體管的柵極及到第八P溝道晶體管的柵極，第八P溝道晶體管的柵極耦合到第九P溝道晶體管的柵極，第二P溝道晶體管的柵極耦合到第四P溝道晶體管的柵極及到第六P溝道晶體管的柵極，第六P溝道晶體管的柵極耦合到第七P溝道晶體管的柵極，第一P溝道晶體管的漏極耦合到第二N溝道晶體管的漏極，第二N溝道晶體管的源極耦合到第十二N溝道晶體管的漏極，第一N溝道晶體管的柵極耦合到第二N溝道晶體管的柵極及到第十P溝道晶體管的漏極，第一N溝道晶體管的源極耦合到第十一N溝道晶體管的漏極，第一N溝道晶體管的柵極耦合到第一N溝道晶體管的漏極，第十P溝道晶體管的源極耦合到第二電源軌道，第二N溝道晶體管的柵極耦合到第三N溝道晶體管的柵極及到第四N溝道晶體管的柵極，第四N溝道晶體管的柵極耦合到第五N溝道晶體管的柵極，且第十P溝道晶體管及第十二P溝道晶體管的柵極經(jīng)配置以接收第二斷電信號。第二斷電信號與第一斷電信號反相。在一實施例中，一種運算跨導放大器包括接地軌道；第一電源軌道，其經(jīng)配置以連21接到在所述第一電源軌道與所述接地軌道之間提供第一預定電源電壓的第一電源；第二電源軌道，其經(jīng)配置以連接到在所述第二電源軌道與接地軌道之間提供第二預定電源電壓的第二電源；及一對輸出連接。所述放大器還包括經(jīng)配置以提供放大的第一多個晶體管，所述第一多個晶體管中的每一晶體管按照小于第一預定電源電壓的可靠性極限制造。所述可靠性極限大約為所述第二預定電源電壓。所述放大器進一步包括一對晶體管，其經(jīng)配置以在所述放大器的關斷期間將所述對輸出連接的每一輸出連接拉到第二預定電源電壓。所述放大器進一步包括介入于所述第一多個晶體管與接地軌道之間的第二多個晶體管。第三多個晶體管經(jīng)配置以在關斷期間選擇性地將所述第一多個晶體管與電源軌道斷開連接。在一實施例中，一種運算跨導放大器包括接地軌道；第一電源軌道，其經(jīng)配置以連接到在所述電源軌道與所述接地軌道之間提供預定電源電壓的第一電源；及第一多個金屬氧化物半導體晶體管，其按照預定可靠性電壓極限制造。所述極限小于預定電源電壓。所述放大器還包括非電平移位裝置，其用于防止在關斷期間電壓應力超過所述第一多個晶體管中的每一晶體管的預定可靠性電壓極限。在一實施例中，一種操作運算跨導放大器的方法包括提供按照預定可靠性電壓極限制造的放大及偏壓核心晶體管。所述方法還包括向所述放大及偏壓核心晶體管提供電源電壓，電源電壓超過預定可靠性電壓極限。所述方法進一步包括將放大器的輸出箝位到不會超過預定可靠性電壓極限的vddL電壓；此步驟在放大器的關斷期間執(zhí)行。所述方法進一步包括在關斷期間將所述放大及偏壓核心晶體管與接地斷開連接。在一實施例中，一種操作運算跨導放大器的方法包括提供按照預定可靠性電壓極限制造的放大及偏壓核心晶體管。所述方法還包括向所述放大及偏壓核心晶體管提供電源電壓；電源電壓超過預定可靠性極限。所述方法進一步包括接收第一斷電信號，及通過反相及電平移位第一斷電信號而產(chǎn)生第二斷電信號。第二斷電信號在預定可靠性電壓極限與電源電壓之間改變。所述方法進一步包括在斷電期間使用第一斷電信號將所述放大及偏壓核心晶體管與所述放大器的接地軌道電隔離，及在斷電期間使用第二斷電信號將所述放大及偏壓核心晶體管與所述電源電壓電隔離。在一實施例中，一種操作運算放大器的方法包括提供按照預定可靠性電壓極限制造的放大及偏壓核心晶體管。所述方法還包括向所述放大及偏壓核心晶體管提供電源電壓。電源電壓超過預定可靠性電壓極限。所述方法進一步包括向所述放大及偏壓核心晶體管的至少兩者的柵極提供偏壓。所述偏壓為使得其不會超過預定可靠性電壓極限。在一實施例中，一種運算跨導放大器包括(1)接地軌道；(2)第一電源軌道，其經(jīng)配置以連接到在所述第一電源軌道與所述接地軌道之間提供第一電源電壓的第一電源；(3)第二電源軌道，其經(jīng)配置以連接到在所述第二電源軌道與所述接地軌道之間提供第二電源電壓的第二電源，所述第二電源電壓小于所述第一電源電壓；(4)輸入級；及(5)耦合到所述輸入級的輸出級。所述輸出級具有第一側(cè)及第二側(cè)。所述第一側(cè)包括第一放大晶體管、第一偏壓晶體管及第一多個保護晶體管。所述第二側(cè)包括第二放大晶體管、第二偏壓晶體管及第二多個保護晶體管。第一放大晶體管、第一偏壓晶體管、第一多個保護晶體管、第二放大晶體管、第二偏壓晶體管及第二多個保護晶體管中的每一晶體管具有漏極、柵極及源極。第一側(cè)的晶體管串聯(lián)連接于第一電源軌道與接地軌道之間，例如，如圖2中所展示的晶體管MP4、MP6、MN5及MN3。第二側(cè)的晶體管串聯(lián)連接于第一電源軌道與接地軌道之間，例如，如圖2中所展示的晶體管MP3、MP5、MN2及MN4。第一及第二側(cè)的晶體管按照小于第一電源電壓的可靠性電壓極限制造。第一及第二多個保護晶體管的柵極耦合到第二電源軌道。參考以下描述、圖式及所附權利要求書將更好地理解本發(fā)明的這些及其它實施例及方面。圖1展示簡化的兩級運算放大器的選定元件；圖2展示運算跨導放大器的選定元件；圖3展示套筒式放大器(telescopicamplifier)的選定元件；圖4展示開關電容器網(wǎng)絡的選定元件；圖5展示控制圖4中所展示的開關的狀態(tài)的時鐘Tl及T2的時序圖500A及500B;圖6為說明圖4中所展示的開關電容器網(wǎng)絡的變體的選定元件的框圖7為說明圖4中所展示的開關電容器網(wǎng)絡的另一變體的選定元件的框圖8展示另一開關電容器積分器的選定元件；圖9展示圖8的積分器的模型；圖IO說明單級套筒式運算跨導放大器的選定元件；圖11說明具有受控的斷電能力的運算跨導放大器；圖12說明包括用于斷電控制信號的電平移位器的運算跨導放大器；以及圖13說明在關斷期間具有額外保護的運算跨導放大器。具體實施例方式在本文檔中，詞語"實施例"、"變體"及類似表達用于指特定設備、工藝或制品，且不必為相同設備、工藝或制品。因此，用于一個地方或上下文中的"一個實施例"(或類似表達)可指特定設備、工藝或制品；不同地方中的相同或類似表達可指不同的設備、工藝或制品。表達"替代實施例"及類似短語可用于指示許多不同的可能實施例的一者。可能實施例的數(shù)目不必限于兩個或任何其它量。"運算跨導放大器"或"OTA"為放大器、緩沖器或個別組件的類似布置(其中輸入電壓產(chǎn)生輸出電流)；實質(zhì)上，其為經(jīng)設計以實質(zhì)上提供電流源(高阻抗)輸出的電壓受控電流源。"核心"裝置為由相對于"10"裝置的柵極氧化物層來說較薄的柵極氧化物層制成的半導體晶體管及類似裝置。與IO裝置的速度相比，核心裝置的薄氧化物層通常增加其速度。核心裝置通常使用相對于IO裝置的電源電壓("IO電源電壓")來說較低的電源電壓("核心電源電壓")；用于IO裝置的電源電壓可為核心電源電壓的兩倍或三倍高。核心裝置的可靠性電壓極限大體上為核心電源電壓；類似地，IO裝置的可靠性電壓極限大體上為10電源電壓。核心晶體管可駐存于芯片的中心部分中且可用工藝工程的最新狀態(tài)來優(yōu)化以實現(xiàn)裝填密度及高速性能。10裝置的相對厚的氧化物層允許用相對高的IO電源電壓操作。對于某些實施例及變體，10電源電壓在3.2與3.4伏之間。對于某些實施例及變體，10電源電壓在2.1與2.3伏之間；且核心電源電壓在1.2與1.4伏之間。接入終端(還可被稱作AT、訂戶臺、用戶裝備、UE、移動終端、MT或蜂窩通信裝置)可為移動的或靜止的，且可與一個或一個以上基站收發(fā)信機通信。接入終端可為許多類型的裝置的任一者，其包括(但不限于)個人計算機(PC)卡、外部或內(nèi)部調(diào)制解調(diào)器、無線電話及具有無線通信能力的個人數(shù)字助理(PDA)。接入終端經(jīng)由一個或一個以上基站收發(fā)信機將數(shù)據(jù)包發(fā)射到無線電網(wǎng)絡控制器及從無線電網(wǎng)絡控制器接收數(shù)據(jù)包。基站收發(fā)信機及基站控制器為被稱為無線電網(wǎng)絡、RN、接入網(wǎng)絡或AN的網(wǎng)絡的部分。無線電網(wǎng)絡可為UTRAN或UMTS陸地無線電接入網(wǎng)絡。無線電網(wǎng)絡可在多個接入終端之間輸送數(shù)據(jù)包。無線電網(wǎng)絡可進一步連接到無線電網(wǎng)絡外部的額外網(wǎng)絡，例如公司企業(yè)內(nèi)部網(wǎng)絡、因特網(wǎng)、常規(guī)公共交換電話網(wǎng)絡(PSTN)或另一無線電網(wǎng)絡，且可在每一接入終端與所述外部網(wǎng)絡之間輸送數(shù)據(jù)及語音包。依慣例及特定實施方案而定，無線電網(wǎng)絡的基站收發(fā)信機可被稱作其它名稱，包括節(jié)點B、基站系統(tǒng)(BSS)及簡單基站。類似地，基站控制器可被稱作其它名稱，包括無線電網(wǎng)絡控制器、RNC、控制器、移動交換中心或服務GPRS支持節(jié)點。本文檔的范圍擴展到使用CMOS裝置的這些及類似無線通信系統(tǒng)組件以及其它電24子裝備。詞語"示范性"可用于本文中以意味著"充當實例、例子或說明"。本文中描述為"示范性"的任何實施例或變體不必被解釋為與其它實施例或變體相比為優(yōu)選或有利的。此描述中所描述的所有實施例及變體為經(jīng)提供以使所屬領域的技術人員能夠制作及使用本發(fā)明的示范性實施例及變體，且不必限制給予本發(fā)明的合法保護的范圍。CMOS技術的尺度變化(scaling)繼續(xù)遵循摩耳定律(Moore'sLaw)且現(xiàn)在進入超深亞微米或納米(在0.1nm以下)范圍。較小特征尺寸允許較高的數(shù)字電路密度(或每一單位面積較高功能)以及較低的功率消耗。由于較快的晶體管的可用性，其還提供較高的系統(tǒng)速度。為了確保這些微型裝置的可靠操作，可能需要減小操作電源電壓。舉例來說，用于65納米CMOS核心裝置的推薦的標稱電源電壓可為1.2伏或大約1.2伏(例如，1.1至U1.3伏)。較低電源電壓對于數(shù)字電路是有益的，因為(例如)數(shù)字動態(tài)功率消耗通常遵循電源電壓的二次關系尸^^^;。在此關系中，尸為功率消耗，a為活動因子，C為總的節(jié)點電容，/為操作頻率，且^"代表電源電壓。如上文簡要提及的，許多模擬、數(shù)字輸入/輸出(10)接口及其它塊使用高于1.1伏的電源電壓。舉例來說，高速USB接口可能需要3.3V電源電壓；雙倍數(shù)據(jù)速率1(DDR-1)10可能需要2.5V電源電壓；且雙倍數(shù)據(jù)速率2(DDR-2)10可在1.8V電源電壓下操作。蜂窩電話應用(例如)可指定將50mW的最大功率遞送到32Q的耳機揚聲器中，及將大約500mW遞送到8Q擴音器中。因此，耳機功率放大器應能夠適應大約3.58伏的差分峰值到峰值信號擺動。對于40dB的中等線性且考慮到此種放大器中的兩個輸出裝置上的150mV的飽和電壓，可能需要2.1伏的電源電壓以用于適當操作。對于D類或AB類擴音器驅(qū)動器來說，負載上的最大差分信號擺動大約為5.65伏。對于中等線性來說，可能需要3.1伏的電源電壓。對于高線性(60dB及60dB以上)來說，可能需要3.3伏的電源電壓(允許輸出裝置上250mV的飽和電壓)。一般來說，由于較高的信號擺動的可用性，因此在大多數(shù)模擬電路中相對高的電源電壓為優(yōu)選的。在較高的電源電壓下，功率有效、面積有效及噪聲有效套筒式放大器起作用且提供針對許多應用的滿意的輸出信號擺動。在相對低的電源電壓下，可能改為需要多級放大器以實現(xiàn)足夠DC增益。多級放大器可能需要大補償電容器以實現(xiàn)穩(wěn)定性，其可能消耗更多電流，且通?？赡鼙葐渭壧淄彩椒糯笃髟肼暩唷?5對于模擬電路來說，還可能需要較高的電源電壓，因為模擬電路在噪聲有限電路中產(chǎn)生較低功率消耗。接下來的為論證此現(xiàn)象的推導。由此方程式給出驅(qū)動負載電容器時的運算放大器(opamp)功率耗散-<formula>formulaseeoriginaldocumentpage26</formula>(1)通過運算放大器的單位增益帶寬來確定模擬電路的速度，運算放大器的單位增益帶寬由方程式2給出7(2)用于動態(tài)范圍的方程式為此式:(3)最后，可如下來表達gw:(4)根據(jù)上述方程式的組合，可以此方式依據(jù)動態(tài)范圍、速度及電源電壓來表達功率耗散:<formula>formulaseeoriginaldocumentpage26</formula>(5)因此，如果伴隨有負載電容的增加以保持動態(tài)范圍恒定，則減小電源電壓可增加功率消耗。注意，在上述推導中，對于功率效率，假定亞閾值操作。在較高的電源電壓下，納米級裝置的某些DC性能還可得以改進。在以下段落中簡要地論證此情況。分別由上述的方程式(4)及下文的方程式(6)給出在亞閾值及強反相操作方式中晶體管的跨導<formula>formulaseeoriginaldocumentpage27</formula>金屬氧化物半導體場效應晶體管(MOSFET)的單位增益頻率可由以下使用用于漏極電流的二次式的方程式給出<formula>formulaseeoriginaldocumentpage27</formula>晶體管單位增益因此隨著CMOS尺度減小而增加。由此得出結(jié)論至少在某些應用中，尺度減小改進了某些DC及AC操作特征。主要CMOS裝置失效機制為時間相依介電擊穿(TDDB)、熱載流子注入(HCI)、PMOSFET負偏壓閾值不穩(wěn)定性(NBTI)及接面擊穿。注意，接面擊穿并非當前納米級裝置的主要可靠性關注點，且接著在下文簡要地描述其它失效機制中的每一者。TDDB(還被稱為柵極氧化物擊穿)是由柵極氧化物上的過度電場造成的。當柵極氧化物受損害時，柵極電流增加且裝置不再受柵極電壓控制。HCI由注入柵極氧化物中的高能載流子產(chǎn)生。當載流子由于高漏極-源極電場而獲得足夠動能時，其造成沖擊離子化。由沖擊離子化產(chǎn)生的某些電子-空穴對可朝著柵極氧化物偏轉(zhuǎn)且在該處被捕集。此現(xiàn)象造成裝置的閾值電壓的移位。當PMOS在負柵極-源極電壓下被加應力時發(fā)生NBTI,從而增加閾值電壓且造成漏極電流及跨導的減小。在較高溫度及較短的溝道長度下，NBTI的效應惡化。NBTI在動態(tài)條件下的效應(其中，柵極偏壓在高與低之間切換)展示與靜態(tài)條件相比實現(xiàn)較長壽命。NBTI可為薄氧化物PMOSFET的嚴重的可靠性關注點。表1展示典型的65nm電流CMOS技術中的用于65nm薄氧化物(核心)晶體管及0.25nm厚氧化物(IO)晶體管的各種可靠性電壓。如表l中所展示的，用于這些核心晶體管的最大允許電源電壓可為1.4V(此通過PMOSNBTI及NMOS/PMOSHCI壽命可靠性關注點來確定)。<table>tableseeoriginaldocumentpage28</column></row><table>總之，(1)用于模擬電路的電源電壓可由外部接口來規(guī)定，(2)對于納米技術中的裝置性能來說，相對高的電源電壓可為有益的，及(3)相對高的電源電壓可降低功率消耗。相對高的電源(IO)電壓OTA可使用相對低的電源電壓核心裝置來實施。在此種OTA中，可使用共源共柵技術(cascodetechnique)堆疊晶體管以確保沒有核心裝置經(jīng)歷柵極與漏極、柵極與源極或漏極與源極節(jié)點之間的高電壓。圖1展示簡化的兩級運算放大器100的選定元件，兩級運算放大器100在其輸出op及on處具有軌道到軌道輸出能力。在變體中，放大器IOO可僅使用核心裝置，且可由2.1伏電源(vddH)來供電。晶體管MN1、MN6、MN7、MP1及MP2形成放大器100的第一增益級，具有輸入ip及in;晶體管MN2、MN3、MN4、MN5、MP3、MP4、MP5及MP6形成輸出級；且Cl及C2為米勒補償電容器。放大器100為全差分。圖1中未展示共模反饋及用于vbn及vbp電壓的偏壓電路。NMOS晶體管MN4及MN5以電壓Vbiasl適當偏壓，且PMOS晶體管MP5及MP6以電壓Vbias2適當偏壓。以此方式，保護MN4、MN5、MP5及MP6免受電壓過載。放大器100的輸出級因此可遞送軌道到軌道輸出，而無因vddH與vss之間的高電源電壓差分使核心裝置MN2-MN5及MP3-MP6過載而產(chǎn)生的可靠性問題。圖2展示類似于放大器100的運算跨導放大器200的選定元件。然而，此處，晶體管MN4、MN5、MP5及MP6的柵極連接到vddL電源。電源電壓vddH及vddL分別為IO電源電壓及核心電源電壓。IO電源vddH可為大約2.1伏，而核心電源vddL可為大約1.3伏。MN4、MN5、MP5及MP6裝置分別充當用于MN2、MN3、MP3、MP4的保護裝置。舉例來說，當輸出電壓op上移到vddH軌道(比vddH電平小一vds)時，MN4屏蔽MN2，從而防止MN2的漏極-源極及漏極-柵極電位降(potentialdrop)超過其可靠性極限。同時，MN4在其應力極限以下，因為其柵極電壓被設定在vddL。當op輸出上升到vddH軌道時，MP3及MP5不被加應力。另一方面，當op輸出電壓達到vss軌道(比vss高一vds)時，MN2及MN4不被加應力。MP5現(xiàn)在充當保護裝置，從而屏蔽MP3使其免受應力。相同保護機制適用于on輸出級，其中MN5保護MN3,且MP6保護MP4。如果不需要軌道到軌道輸出擺動，則可在使用相對高的電源電壓(例如，10電源電壓)的開關電容器(SC)及其它塊中采用套筒式放大器(例如，圖3中所展示的放大器300)。套筒式放大器300可用所有核心裝置來建置。如可見的，套筒式放大器300具有許多共源共柵晶體管，因此使用相對高的電源電壓(例如，2.1伏或甚至更高)應不會將個別核心裝置置于過度電壓應力之下。圖4展示開關電容器網(wǎng)絡400的選定元件，開關電容器網(wǎng)絡400可使用10與核心裝置的組合或僅使用核心裝置來實施。出于簡單起見，展示單端網(wǎng)絡，但為了較佳的動態(tài)范圍及免除共模噪聲，可在實踐中使用平衡或全差分版本(具有必要的改變)。在網(wǎng)絡400中，0TA1及OTA2為運算跨導放大器，且開關Sl-S4中的每一者可包括單一NMOS晶體管或NMOS晶體管與PMOS晶體管并聯(lián)的互補對。圖5展示用于控制圖4中的開關的狀態(tài)的時鐘Tl及T2的時序圖500A及500B。時鐘Tl控制開關Sl及S3(第一組開關)且時鐘T2控制開關S2及S4(第二組開關)?？刂扑鰞山M開關的定時脈沖(或時鐘相位)可為非重疊或大體上非重疊的；即，當開關S1及S3閉合時，開關S2及S4斷開且反之亦然。所述兩組開關的定時脈沖可大體上對稱，即，具有大約50%的工作循環(huán)?？烧故酒渲锌墒褂肗MOS晶體管、PMOS晶體管及傳輸門(并聯(lián)NMOS/PMOS)晶體管實施開關的各種實例。時鐘T1及T2連接到其對應組的晶體管開關的柵極，從而門控其接通/閉合及關斷/斷開。在操作中，當Sl閉合時，0TA1的輸出電連接到S2且電連接到電容器Cs的第一端子。相反地，當Sl斷開時，0TA1的輸出與S2及電容器Cs的第一端子以電方式斷開連接。當S2閉合時，接地(或共模)節(jié)點電連接到Sl且電連接到電容器Cs的第一端子。相反地，當開關S2斷開時，接地與Sl且與電容器Cs的第一端子以電方式斷開連接。當S3閉合時，接地電連接到S4且電連接到電容器Cs的第二端子。相反地，當開關S3斷開時，接地(或共模電壓)與S4且與電容器Cs的負端子以電方式斷開連接。當S4閉合時，S3及電容器Cs的第二端子電連接到OTA2的反相輸入。相反，當S4斷開時，S3及電容器Cs的第二端子與OTA2的反相輸入以電方式斷開連接。在輸入取樣階段期間，gP，當時鐘T1高時，電容器Cs經(jīng)充電到OTA1輸出電壓Vi。在電荷轉(zhuǎn)移階段期間，29即，當時鐘T2高時，存儲于電容器Cs中的電荷經(jīng)轉(zhuǎn)移到電容器C2。注意，可使用底板取樣(稍微提前于S1斷開開關S3)來防止由于電荷注入產(chǎn)生的失真。圖6為說明網(wǎng)絡600的選定元件的框圖。網(wǎng)絡600為網(wǎng)絡400的變體，其中開關S1-S4由所有核心晶體管制成。開關Sl-S4的核心晶體管可在1.3伏的較低電源電壓下操作且以65nm級來制造。開關Sl-S4中的每一者可使用互補NM0S/PM0S核心晶體管來實施。放大器0TA1及0TA2中的每一者還可使用所有核心裝置來建置且在2.1伏的較高10電源電壓下操作(即，被供電)，如圖1及/或圖2中所展示的。圖7為說明另一網(wǎng)絡700的選定元件的框圖。網(wǎng)絡700為網(wǎng)絡400的變體，其中開關Sl及S2使用10晶體管制成，而開關S3及S4由核心晶體管制成。開關Sl為互補NMOS/PMOS晶體管對；開關S2-S4中的每一者包括NMOS晶體管。開關Sl及S2可為按照65nm級的相對高的10電壓可靠性極限(例如，2.1伏)制造的厚氧化物晶體管開關；S3及S4開關可為也按照65nm級的相對低的核心電壓可靠性極限(例如，1.3伏)制造的薄氧化物開關。運算跨導放大器0TA1及0TA2中的每一者還可使用所有核心裝置來建置且在2.1伏的較高10電源電壓下操作，如圖1及/或圖2中所展示的。圖8展示非反相開關電容器積分器800的選定元件，非反相開關電容器積分器800可使用IO與核心裝置的組合或全部使用核心裝置來實施。在圖8中，Cs為輸入取樣電容器，C2為積分電容器，且OTA為運算跨導放大器。Cl及Cp分別表示負載電容及OTA寄生電容。負載電容Cl可包括來自下級的取樣電容及存在于OTA的輸出處的所有寄生電容。積分器800可使用兩個非重疊時鐘相位(例如，上文所論述的Tl及T2時鐘)操作，開關Sl及S3受一個時鐘控制，且開關S2及S4受另一時鐘控制。忽略開關接通電阻，當?shù)谝粫r鐘接通時，所述積分器可經(jīng)模型化為如圖9中所展示的。在Sl及S3斷開且S2及S4閉合的瞬間，不可從OTA得到用于給電容器充電的電荷。接著，基于電荷守恒且假定OTA增益，由以下方程式給出初始電壓跳變<formula>formulaseeoriginaldocumentpage30</formula>對于典型開關電容器濾波器及開關電容器2:-A調(diào)制器應用來說，cs與ci大致為相同尺寸，C2通常比Cs與Cl兩者大得多，且Cp大約為Cs的10-20%。在上述典型值的情況下，在S2/S4閉合的瞬間，可見Va中的大約0.5Vi的跳變。假定輸入Vi具有1.5伏的峰值到峰值擺動，輸入共模電壓(模擬接地)在1.1V(0.35V-1.85V)，則可見Va處大約+A0.375V的最大擺動。因此Va處的最小及最大電壓為1.1V+/-0.375V=0.725V/1.475V。在2.2伏的電源情況下，Va處的此電壓擺動不應對開關S3/S4中的晶體管造成過度應力，即使開關S3/S4均為薄氧化物柵極核心NMOS裝置也如此。(對于S3，Vdg及Vds值的最大值為1.475伏；對于S4，最大Vgs值為2.2V-0.725V=1.475V)。因此，電壓應力得以減小?，F(xiàn)在轉(zhuǎn)向在放大器的關斷期間控制套筒式放大器中的瞬態(tài)電壓的問題。圖10說明由核心裝置MP1-MP9及MN1-MN10制成的單級套筒式運算跨導放大器1000的選定元件。放大器1000由高10電源電壓vddH供電。圖ll說明類似于OTA1000的具有斷電能力的運算跨導放大器1100。為了使OTA1100斷電，首先關斷偏壓裝置。在此狀況下，當斷電信號PD高時，MN11接通，此強制MN1-MN5的柵極電壓為低且關閉這些底部偏壓裝置。同時，PDN將為低，從而造成MP10及MP11關斷偏壓晶體管MP1-MP9。在此狀態(tài)中，電流將不在電源(vddH)與接地(vss)之間流動。當應用于雙電源設計時，此斷電方法可產(chǎn)生可靠性問題，其中vddL(核心電源電壓)為工藝可靠性極限，且vddH為給OTA供電的較高(10)電源電壓；vddH超過核心裝置的可靠性極限，但由于上文所論述的原因而可為所要的，(例如)以便增加OTA輸出動態(tài)范圍。在此狀況下可存在若干個可靠性關注點。第一，PMOS斷電裝置MPIO、MP11的柵極在斷電模式中不可被拉低到接地，因為其柵極-源極電壓降接著將與vddH—般高，超過vddL極限。第二，節(jié)點A(MP1的漏極)及B(MP3的漏極)中的每一者在斷電模式中可被強制到vddH，而節(jié)點D(MN2的柵極)可被斷電裝置MN11強制到接地；此可由于這些裝置上的過度柵極到源極電壓降而造成過載及隨后的對于MN2及MN3的可靠性問題。第三，當頂部與底部偏壓裝置兩者均關斷時，節(jié)點C(MN10的漏極)及OTA輸出op及on將浮動，可能停留在接近vddH的電壓；此可造成過載及隨后的對于MN8到MN10以及在頂層連接到op及on的任何電路的可靠性問題。圖12說明運算跨導放大器1200，其類似于OTA1100，但還包括用于PDN信號的電平移位器LS、斷電PMOS晶體管MP12-MP14及斷電NMOS晶體管MN12-MN14。電平移位器LS經(jīng)配置以接收具有(1)大體上vddL(高)及(2)大體上接地/vss(低)的數(shù)字電平的PDN信號；從這些電平，電平移位器LS經(jīng)配置以在其輸出處產(chǎn)生(1)31大體上vddH(高)及(2)某些高于接地電位的電壓(例如，大體上vddL(低))的對應PDN—H電平。當PDN在高電平(例如，vddL)時，PMOS晶體管MP12-MP14將OTA1200的大多數(shù)電路與vddH隔離；且NMOS晶體管MN12-MN14將OTA1200的大多數(shù)電路與vss隔離。在電平移位器LS的輸出在vddH與vddL之間改變的情況下，在斷電模式中MP10及MPll的柵極-源極電壓降大體上等于vddL，在核心晶體管的可靠性極限內(nèi)。在操作中，OTA1200的關斷順序包括首先將PD驅(qū)動到低電平以使得PDN信號變高，且在一時間周期之后，使vddH及vddL電源電壓斷電。所述時間周期可足夠長以便大體上使由驅(qū)動PD信號變低造成的瞬態(tài)穩(wěn)定，且借此避免對MN2、MN3、MN8到MN10以及在頂層連接到op及on的電路的過度電壓應力，如關于圖11中所展示的OTA1100所論述的。圖3說明運算跨導放大器1300,其類似于OTA1200,但在關斷期間具有額外保護。OTA1300包括以大體上與OTA1200中的方式相同的方式配置的斷電NMOS晶體管MN12-MN14。OTA1300還包括斷電PMOS晶體管MP10-MP13，但斷電PMOS晶體管MP10-MP13現(xiàn)在經(jīng)不同地配置，如圖13中所展示的。晶體管MP10-MP13中的每一者的源極現(xiàn)在系到vddL。OTA1300啟用簡單但仍有效的斷電方法，所述方法用于保護OTA1300的個別裝置免受過度電壓應力且借此增強裝置的可靠性。對于斷電控制信號來說，不需要電平移位器，因為僅在NMOS側(cè)中實施斷電保護。在OTA1300的正常操作期間(即，不在斷電中)，斷電裝置MN11-MN15均接通且斷電保護裝置MP10-MP13關斷。當觸發(fā)斷電(PD變低)時，MN11-MN15關斷，此切斷vddH與vss之間的所有電流路徑。為了保護OTA1300的其它NMOS裝置，已如圖13中所展示來配置晶體管MP10-MP13。在斷電期間，內(nèi)部節(jié)點C(MP11的漏極)、內(nèi)部節(jié)點D(MP10的漏極)、正輸出op及負輸出on均被強制到vddL電平；此防止節(jié)點C及D及輸出op及on浮動及漂移到接地或vddH。OTA1300的NMOS裝置及連接到輸出op及on的其它電路因此得到保護。節(jié)點A(MP1的柵極及漏極)及B(MP3的漏極)處的電壓在斷電模式中可漂移到vddH，此有效地關閉頂部PMOS偏壓裝置MP1-MP9。MN2及MN3的漏極-柵極電壓降等于大約(vddH-vddL)，對于典型值(2.1伏的vddH及1.3伏的vddL),(vddH-vddL)在可靠性極限vddL以下。節(jié)點E(MN2的源極)及F(MN3的源極)經(jīng)強制到vddL以下的一個閾值電壓，從而自動地保護斷電裝置MN12-MN15。因此，圖13中所展示的所有晶體管可為核心裝置，而電源vddH可為IO電源電壓?？墒褂秒娮璺謮浩骰驍?shù)字電源從vddH產(chǎn)生vddL。在操作中，用于OTA1300的關斷順序包括首先將PD驅(qū)動到低電平以使得PDN信號變高，且在一時間周期之后，使vddH及vddL電源電壓斷電。所述時間周期可足夠長以便大體上使由于PDN信號的斷言而產(chǎn)生的瞬態(tài)穩(wěn)定，且借此避免MN11-MN15及MP10-MP13上的過度電壓應力。OTA1300的變體及用于使其斷電的方法具有許多優(yōu)點，包括設計簡單、可靠性增強及設計靈活。斷電電路可僅使用低電源且僅控制底部NMOS裝置?？刹恍枰娖揭莆黄?。斷電裝置MN11-MN15及MP10-MP13可為最小溝道長度裝置，具有減小的額外硅成本。此設計將斷電模式中的內(nèi)部節(jié)點電壓鎖定到vddL，此解決了關斷期間的瞬態(tài)可靠性問題。此外，只要vddH在2vddL以下，其就可在寬大范圍中改變，例如，在vddL與2"ddL之間改變。本文檔中所描述的電路可在集成電路(IC)、射頻集成電路(RFIC)、混合信號IC、專用集成電路(ASIC)、印刷電路板(PCB)上或在其它電子組件上實施。包括晶體管的各種裝置可用各種IC工藝技術來制造，例如互補金屬氧化物半導體(CMOS)、N溝道MOS、P溝道MOS、雙極結(jié)型晶體管(BJT)、雙極-CMOS(BiCMOS)、硅鍺(SiGe)及砷化鎵(GaAs)。本文檔中所描述的CMOS電路設計及方法可用于開關電容器電路、濾波器、放大器及其它功能塊中。功能塊可用于蜂窩通信設備中，包括接入終端及既定用于與接入終端通信的無線電網(wǎng)絡的各種部分。雖然可能已在本發(fā)明中逐次描述了各種方法的步驟及決策，但這些步驟及決策中的某些步驟及決策可由單獨元件協(xié)力或并行地、異步或同步地、以管線方式或其它方式來執(zhí)行。除非如此明確指示、另外從上下文中變得清楚或固有地需要，否則不特定要求以此描述列出步驟及決策的相同次序來執(zhí)行所述步驟及決策。然而，應注意，在選定的變體中，以上文所描述的及/或附圖中所展示的特定順序執(zhí)行所述步驟及決策。此外，在每個實施例或變體中可能不需要每個所說明的步驟及決策，而在某些實施例/變體中，未特定說明的某些步驟及決策可能為所要的或必需的。所屬領域的技術人員還應了解，可使用多種不同技術中的任一者來表示信息及信號。舉例來說，可能貫穿上述描述而提及的數(shù)據(jù)、指令、命令、信息、信號、位、符號及碼片可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其任何組合來表示。所屬領域的技術人員應進一步了解，結(jié)合本文中揭示的實施例所描述的各種說明性邏輯塊、模塊、電路及算法步驟可實施為電子硬件、計算機軟件或兩者的組合。為了清楚地展示硬件與軟件的此互換性，上文可能通常在其功能性方面描述各種說明性組件、33塊、模塊、電路及步驟。所述功能性是實施為硬件、軟件還是實施為硬件與軟件的組合視特定應用及強加于整個系統(tǒng)上的設計約束而定。所屬領域的技術人員可以用于每一特定應用的變化的方式實施所描述的功能性，但所述實施方案決策不應被解釋為導致脫離本發(fā)明的范圍。結(jié)合木文中揭示的實施例所描述的各種說明性邏輯塊、模塊及電路可用以下裝置來實施或執(zhí)行通用處理器、數(shù)字信號處理器(DSP)、專用集成電路(ASIC)、現(xiàn)場可編程門陣列(FGPA)或其它可編程邏輯裝置、離散門或晶體管邏輯、離散硬件組件，或其經(jīng)設計以執(zhí)行本文中所描述的功能的任何組合。通用處理器可為微處理器，但在替代例中，處理器可為任何常規(guī)處理器、控制器、微控制器或狀態(tài)機。處理器還可經(jīng)實施為計算裝置的組合，例如，DSP與微處理器的組合，多個微處理器的組合，一個或一個以上微處理器與DSP核心的聯(lián)合，或任何其它所述配置?？赡芤呀Y(jié)合本文中所揭示的實施例描述的方法或算法的步驟可直接以硬件、由處理器執(zhí)行的軟件模塊，或所述兩者的組合來實施。軟件模塊可駐存于RAM存儲器、快閃存儲器、ROM存儲器、EPROM存儲器、EEPROM存儲器、寄存器、硬磁盤、可裝卸磁盤、CD-ROM或此項技術中己知的任何其它形式的存儲媒體中。示范性存儲媒體耦合到處理器以使得處理器可從所述存儲媒體讀取信息及將信息寫入所述存儲媒體。在替代例中，存儲媒體可與處理器成一體。處理器及存儲媒體可駐存于ASIC中。ASIC可駐存于接入終端中?；蛘撸幚砥骷按鎯γ襟w可作為離散組件駐存于接入終端中。提供所揭示的實施例的先前描述以使任何所屬領域的技術人員能夠制作及使用本發(fā)明。所屬領域的技術人員將容易明了對這些實施例的各種修改，且在不脫離本發(fā)明的精神或范圍的情況下，本文中所界定的一般原理可適用于其它實施例。因此，不希望將本發(fā)明限于本文中所展示的實施例，而是賦予其與本文中所揭示的原理及新穎特征相一致的最寬范圍。權利要求1.一種運算放大器，其包含接地軌道；第一電源軌道，其經(jīng)配置以連接到第一電源，所述第一電源在所述第一電源軌道與所述接地軌道之間提供第一電源電壓；第二電源軌道，其經(jīng)配置以連接到第二電源，所述第二電源在所述第二電源軌道與所述接地軌道之間提供第二電源電壓，所述第二電源電壓小于所述第一電源電壓；以及多個金屬氧化物半導體晶體管，其按照小于所述第一電源電壓的可靠性電壓極限制造；其中所述多個晶體管包含第一P溝道晶體管、第二P溝道晶體管、第三P溝道晶體管、第四P溝道晶體管、第一N溝道晶體管、第二N溝道晶體管、第三N溝道晶體管及第四N溝道晶體管，所述多個晶體管中的每一晶體管包含源極、漏極及柵極；所述第一P溝道晶體管的所述源極耦合到所述第一電源軌道，所述第一P溝道晶體管的所述漏極耦合到所述第二P溝道晶體管的所述源極，所述第二P溝道晶體管的所述漏極耦合到所述第一N溝道晶體管的所述漏極的所述漏極，所述第一N溝道晶體管的所述源極耦合到所述第二N溝道晶體管的所述漏極，且所述第二N溝道晶體管的所述源極耦合到所述接地軌道；所述第三P溝道晶體管的所述源極耦合到所述第一電源軌道，所述第三P溝道晶體管的所述漏極耦合到所述第四P溝道晶體管的所述源極，所述第四P溝道晶體管的所述漏極耦合到所述第三N溝道晶體管的所述漏極，所述第三N溝道晶體管的所述源極耦合到所述第四N溝道晶體管的所述漏極，且所述第四N溝道晶體管的所述源極耦合到所述接地軌道；所述第二P溝道晶體管、所述第四P溝道晶體管、所述第一N溝道晶體管及所述第三N溝道晶體管的所述柵極耦合到所述第二電源軌道。2.根據(jù)權利要求1所述的運算放大器，其中所述第一電源電壓在2.1與2.3伏之間；且所述第二電源電壓在1.2與1.4伏之間。3.根據(jù)權利要求2所述的運算放大器，其中所述第一電源軌道連接到所述第一電源且所述第二電源軌道連接到所述第二電源，以使得所述第一電源電壓存在于所述第一電源軌道與所述接地軌道之間，且使得所述第二電源電壓存在于所述第二電源軌道與所述接地軌道之間。4.根據(jù)權利要求2所述的運算放大器，其進一步包含第一米勒電容器及第二米勒電容器，其中所述多個晶體管進一步包含第五P溝道晶體管、第六P溝道晶體管、第五N溝道晶體管、第六N溝道晶體管及第七N溝道晶體管；所述第五P溝道晶體管及所述第六P溝道晶體管的所述源極耦合到所述第一電源軌道，所述第五P溝道晶體管的所述柵極耦合到所述第六P溝道晶體管的所述柵極，所述第五P溝道晶體管的所述漏極耦合到所述第五N溝道晶體管的所述漏極，所述第六P溝道晶體管的所述漏極耦合到所述第六N溝道晶體管的所述漏極，所述第五N溝道晶體管及所述第六N溝道晶體管的所述源極耦合到所述第七N溝道晶體管的所述漏極，所述第七N溝道晶體管的所述柵極耦合到所述第二N溝道晶體管及所述第四N溝道晶體管的所述柵極，所述第一P溝道晶體管的所述柵極耦合到所述第六P溝道晶體管的所述漏極，所述第三P溝道晶體管的所述柵極耦合到所述第五P溝道晶體管的所述漏極，所述第一米勒電容器耦合于所述第三P溝道晶體管的所述柵極與所述第四P溝道晶體管的所述漏極之間，且所述第二米勒電容器耦合于所述第一P溝道晶體管的所述柵極與所述第二P溝道晶體管的所述漏極之間。5.根據(jù)權利要求4所述的運算放大器，其中所述多個晶體管中的所述每一晶體管為互補金屬氧化物半導體(CMOS)晶體管且所述可靠性電壓極限大體上與所述第二電源電壓相同。6.根據(jù)權利要求5所述的運算放大器，其中所述每一晶體管以大約65納米技術進行制造。7.根據(jù)權利要求l所述的運算放大器，其中所述第一電源電壓小于所述第二電源電壓的兩倍。8.—種開關電容器網(wǎng)絡，其包含共模軌道；第一電源軌道，其經(jīng)配置以連接到第一電源，所述第一電源在所述第一電源軌道與所述共模軌道之間提供第一預定電源電壓；第一運算跨導放大器(OTA)，其包含第一非反相輸入、第一反相輸入及第一輸出；多個開關；以及取樣電容器，其包含第一取樣電容器端子及第二取樣電容器端子；其中-所述多個開關中的每一開關包含互補NMOS/PMOS晶體管對，所述每一開關的每一晶體管按照預定可靠性電壓極限制造；所述第一OTA連接到所述第一電源軌道及所述共模軌道以從所述第一電源獲得操作功率；且所述預定可靠性電壓極限小于所述第一預定電源電壓。9.根據(jù)權利要求8所述的開關電容器網(wǎng)絡，其進一步包含-第二OTA，所述第二OTA包含第二非反相輸入、第二反相輸入及第二輸出，所述第二OTA連接到所述第一電源軌道及所述共模軌道以從所述第一電源獲得操作功率；其中所述第一OTA進一步包含按照所述第一預定可靠性電壓極限制造的第一多個晶體管；且所述第二OTA進一步包含按照所述預定可靠性電壓極限制造的第二多個晶體管。10.根據(jù)權利要求9所述的開關電容器網(wǎng)絡，其進一步包含第二電源軌道，其經(jīng)配置以連接到第二電源，所述第二電源在所述第二電源軌道與所述共模軌道之間提供第二預定電源電壓；以及非重疊時鐘產(chǎn)生器，其耦合到所述多個開關以控制所述多個開關，所述非重疊時鐘產(chǎn)生器耦合到所述第二電源軌道及到所述共模軌道以從所述第二電源獲得操作功率；其中所述多個開關連接到所述第二電源軌道及所述共模軌道以從所述第二電源獲得操作功率；所述多個開關包含第一開關、第二開關、第三開關及第四開關；所述第一開關耦合于所述第二輸出與所述第一取樣電容器端子之間；所述第二開關耦合于所述共模軌道與所述第一取樣電容器端子之間；所述第三開關耦合于所述共模軌道與所述第二取樣電容器端子之間且所述第四開關耦合于所述第二取樣電容器端子與所述第一反相輸入之間。11.根據(jù)權利要求IO所述的開關電容器網(wǎng)絡，其進一步包含第一電容器，其耦合于所述第一反相輸入與所述第一輸出之間；以及第二電容器，其耦合于所述第二反相輸入與所述第二輸出之間。12.根據(jù)權利要求11所述的開關電容器網(wǎng)絡，其中-所述第一電源電壓在2.1與2.3伏之間；所述可靠性電壓極限在1.2與1.4伏之間；且所述第二電源電壓在1.2與1.4伏之間。13.根據(jù)權利要求11所述的開關電容器網(wǎng)絡，其中所述第一電源電壓小于所述可靠性電壓極限的兩倍。14.根據(jù)權利要求13所述的開關電容器網(wǎng)絡，其中所述每一開關的所述每一晶體管為以65納米技術制造的互補金屬氧化物半導體(CMOS)晶體管；所述第一多個晶體管中的每一晶體管為以65納米技術制造的CMOS晶體管；且所述第二多個晶體管中的每一晶體管為以65納米技術制造的CMOS晶體管。15.根據(jù)權利要求13所述的開關電容器網(wǎng)絡，其中所述第一電源軌道連接到所述第一電源以使得所述第一預定電源電壓存在于所述第一電源軌道與所述共模軌道之間，且所述第二電源軌道連接到所述第二電源以使得所述第二預定電源電壓存在于所述第二電源軌道與所述共模軌道之間。16.—種開關電容器網(wǎng)絡，其包含共模軌道；電源軌道，其經(jīng)配置以連接到電源，所述電源在所述電源軌道與所述共模軌道之間提供預定電源電壓；第一運算跨導放大器(OTA)，其包含第一非反相輸入、第一反相輸入及第一輸出，所述第一OTA連接到所述電源軌道及所述共模軌道以從所述電源獲得操作功率；取樣電容器，其包含第一端子及第二端子；以及包含互補NMOS/PMOS晶體管對的第一開關、第二開關、第三開關及第四開關；其中所述第一及第二開關的每一晶體管為按照第一可靠性電壓極限制造的厚氧化物開關，所述第三及第四開關的每一晶體管為按照第二可靠性電壓極限制造的薄氧化物開關，所述第一可靠性電壓極限高于所述第二可靠性電壓極限，所述第二可靠性電壓極限小于所述預定電源電壓。17.根據(jù)權利要求16所述的開關電容器網(wǎng)絡，其中所述第一OTA進一步包含按照所述第二可靠性電壓極限制造的第一多個晶體管。18.根據(jù)權利要求17所述的開關電容器網(wǎng)絡，其進一步包含第二OTA，其包含第二非反相輸入、第二反相輸入、第二輸出及按照所述第二可靠性電壓極限制造的第二多個晶體管，所述第二OTA連接到所述電源軌道及所述共模軌道以從所述電源獲得操作功率；第一電容器，其耦合于所述第一反相輸入與所述第一輸出之間；以及第二電容器，其耦合于所述第二反相輸入與所述第二輸出之間；其中-所述第一開關耦合于所述第二輸出與所述第一端子之間；所述第二開關耦合于所述共模軌道與所述第一端子之間；所述第三開關耦合于所述共模軌道與所述第二端子之間；且所述第四開關耦合于所述第二端子與所述第一反相輸入之間。19.根據(jù)權利要求18所述的開關電容器網(wǎng)絡，其中所述預定電源電壓在2.1與2.3伏之間；所述第一可靠性電壓極限在2.1與2.3伏之間；且所述第二可靠性電壓極限在1.2與1.4伏之間。20.根據(jù)權利要求18所述的開關電容器網(wǎng)絡，其中所述預定電源電壓小于所述第二可靠性電壓極限的兩倍。21.根據(jù)權利要求20所述的開關電容器網(wǎng)絡，其中所述第三及第四開關的每一晶體管為以65納米技術制造的互補金屬氧化物半導體(CMOS)晶體管；所述第一多個晶體管中的每一晶體管為以65納米技術制造的CMOS晶體管且所述第二多個晶體管中的每一晶體管為以65納米技術制造的CMOS晶體管。22.根據(jù)權利要求20所述的開關電容器網(wǎng)絡，其中所述電源軌道連接到所述電源以使得所述預定電源電壓存在于所述電源軌道與所述共模軌道之間。23.—種運算跨導放大器，其包含接地軌道；第一電源軌道，其經(jīng)配置以連接到經(jīng)配置以在所述電源軌道與所述接地軌道之間提供預定電源電壓的第一電源；第一多個金屬氧化物半導體晶體管，其按照小于所述預定電源電壓的可靠性電壓極限制造；第二多個金屬氧化物半導體晶體管，其按照小于所述預定電源電壓的可靠性電壓極限制造，所述第二多個晶體管介入于所述第一多個晶體管與所述接地軌道之間，所述第二多個晶體管經(jīng)配置以響應于第一斷電信號而選擇性地連接所述第一多個晶體管與所述接地軌道及將其斷開連接，所述第一斷電信號在第一低電壓電平與第一高電壓電平之間改變；電平移位電路，其經(jīng)配置以從所述第一斷電信號產(chǎn)生第二斷電信號，所述第二斷電信號響應于處于所述第一高電壓電平的所述第一斷電信號而處于第二低電壓電平，所述第二斷電信號響應于處于所述第一高電壓電平的所述第一斷電信號而處于第二低電壓電平，第二高電壓電平不同于所述第一高電壓電平，所述第二低電壓電平不同于所述第一低電壓電平；以及第三多個金屬氧化物半導體晶體管，其按照小于所述預定電源電壓的可靠性電壓極限制造，所述第三多個晶體管介入于所述第一多個晶體管與所述電源軌道之間，所述第三多個晶體管經(jīng)配置以響應于所述第二斷電信號而選擇性地連接所述第一多個晶體管與所述電源軌道及將其斷開連接；其中所述第一多個晶體管響應于處于所述第一低電壓電平的所述第一斷電信號而與所述電源軌道及所述接地軌道斷開連接。24.根據(jù)權利要求23所述的運算跨導放大器，其中所述第二高電壓電平等于大約所述預定電源電壓；且所述第二低電壓電平等于大約所述可靠性電壓極限。25.根據(jù)權利要求24所述的運算跨導放大器，其中所述第一高電壓電平等于大約所述可靠性電壓極限；且所述第一低電壓電平等于大約接地電位。26.根據(jù)權利要求25所述的運算跨導放大器，其中所述第一多個晶體管包含第一P溝道晶體管、第二P溝道晶體管、第三P溝道晶體管、第四P溝道晶體管、第五P溝道晶體管、第六P溝道晶體管、第七P溝道晶體管、第八P溝道晶體管、第九P溝道晶體管、第一N溝道晶體管、第二N溝道晶體管、第三N溝道晶體管、第四N溝道晶體管、第五N溝道晶體管、第六N溝道晶體管、第七N溝道晶體管、第八N溝道晶體管、第九N溝道晶體管及第十N溝道晶體管；所述第二多個晶體管包含第十一N溝道晶體管、第十二N溝道晶體管、第十三N溝道晶體管、第十四N溝道晶體管及第十五N溝道晶體管；所述第三多個晶體管包含第十P溝道晶體管、第十一P溝道晶體管、第十二P溝道晶體管、第十三P溝道晶體管及第十四P溝道晶體管；所述第一、第二及第三多個晶體管中的每一晶體管包含源極、漏極及柵極；所述第十一、第十二、第十三、第十四及第十五N溝道晶體管的所述柵極經(jīng)耦合以接收所述第一斷電信號；且所述第十、第十一、第十二、第十三及第十四P溝道晶體管的所述柵極耦合到所述電平移位電路以接收所述第二斷電信號。27.根據(jù)權利要求26所述的運算跨導放大器，其中所述第十、第十一、第十二、第十三及第十四P溝道晶體管的所述源極耦合到所述電源軌道，所述第十四P溝道晶體管的所述漏極耦合到所述第七P溝道晶體管的所述源極，所述第七P溝道晶體管的所述漏極耦合到所述第九P溝道晶體管的所述源極，所述第九P溝道晶體管的所述漏極耦合到所述第九N溝道晶體管的所述漏極，所述第九N溝道晶體管的所述源極耦合到所述第七N溝道晶體管的所述漏極，所述第七N溝道晶體管的所述源極耦合到所述第五N溝道晶體管的所述漏極，所述第五N溝道晶體管的所述源極耦合到所述第十五N溝道晶體管的所述漏極，所述第十五N溝道晶體管的所述源極耦合到所述接地軌道，所述第十三P溝道晶體管的所述漏極耦合到所述第六P溝道晶體管的所述源極，所述第六P溝道晶體管的所述漏極耦合到所述第八P溝道晶體管的所述源極，所述第八P溝道晶體管的所述漏極耦合到所述第八N溝道晶體管的所述漏極，所述第八N溝道晶體管的所述源極耦合到所述第六N溝道晶體管的所述漏極，所述第六N溝道晶體管的所述源極耦合到所述第五N溝道晶體管的所述漏極，所述第十二P溝道晶體管的所述漏極耦合到所述第四P溝道晶體管的所述源極，所述第四P溝道晶體管的所述漏極耦合到所述第五P溝道晶體管的所述源極，所述第五P溝道晶體管的所述漏極耦合到所述第十N溝道晶體管的所述漏極，所述第十N溝道晶體管的所述源極耦合到所述第四N溝道晶體管的所述漏極，所述第四N溝道晶體管的所述源極耦合到所述第十四N溝道晶體管的所述漏極，所述第十四N溝道晶體管的所述源極耦合到所述接地軌道，所述第十一P溝道晶體管的所述漏極耦合到所述第二P溝道晶體管的所述源極，所述第二P溝道晶體管的所述漏極耦合到所述第三P溝道晶體管的所述源極，所述第三P溝道晶體管的所述漏極耦合到所述第三N溝道晶體管的所述漏極，所述第三N溝道晶體管的所述源極耦合到所述第十三N溝道晶體管的所述漏極，所述第十三N溝道晶體管的所述源極耦合到所述接地軌道，所述第十P溝道晶體管的所述漏極耦合到所述第一P溝道晶體管的所述源極，所述第一P溝道晶體管的所述漏極耦合到所述第二N溝道晶體管的所述漏極，所述第二N溝道晶體管的所述源極耦合到所述第十二N溝道晶體管的所述漏極，所述第十二N溝道晶體管的所述源極耦合到所述接地軌道，所述第四N溝道晶體管的所述漏極耦合到所述第五N溝道晶體管的所述漏極，所述第十N溝道晶體管的所述漏極耦合到所述第十N溝道晶體管的所述柵極及到所述第八N溝道晶體管的所述柵極，所述第九N溝道晶體管的所述柵極耦合到所述第八N溝道晶體管的所述柵極，所述第一P溝道晶體管的所述漏極耦合到所述第一P溝道晶體管的所述柵極及到所述第三P溝道晶體管的所述柵極，所述第三P溝道晶體管的所述柵極耦合到所述第五P溝道晶體管的所述柵極及到所述第八P溝道晶體管的所述柵極，所述第八P溝道晶體管的所述柵極耦合到所述第九P溝道晶體管的所述柵極，所述第二P溝道晶體管的所述柵極耦合到所述第三P溝道晶體管的所述漏極及到所述第四P溝道晶體管的所述柵極，所述第四P溝道晶體管的所述柵極耦合到所述第六P溝道晶體管的所述柵極及到所述第七P溝道晶體管的所述柵極，所述第十一N溝道晶體管的所述源極耦合到所述接地軌道，且所述第一N溝道晶體管的所述柵極耦合到所述第二N溝道晶體管的所述柵極及到所述第一N溝道晶體管的所述漏極，所述第一N溝道晶體管的所述源極耦合到所述第H"^—N溝道晶體管的所述漏極，所述第五N溝道晶體管的所述柵極耦合到所述第四N溝道晶體管的所述柵極及到所述第三N溝道晶體管的所述柵極，且所述第三N溝道晶體管的所述柵極耦合到所述第二N溝道晶體管的所述柵極及到所述第一N溝道晶體管的所述柵極。28.根據(jù)權利要求27所述的運算跨導放大器，其中所述第一、第二及第三多個晶體管中的所述每一晶體管為互補金屬氧化物半導體晶體管。29.根據(jù)權利要求26所述的運算跨導放大器，其中所述預定電源電壓在2.1與2.3伏之間；且所述可靠性電壓極限在1.2與1.4伏之間。30.根據(jù)權利要求26所述的運算跨導放大器，其中所述預定電源電壓小于所述可靠性電壓極限的兩倍。31.根據(jù)權利要求26所述的運算跨導放大器，其中所述第一、第二及第三多個晶體管中的所述每一晶體管以65納米技術來制造。32.—種運算跨導放大器，其包含接地軌道；第一電源軌道，其經(jīng)配置以連接到第一電源，所述第一電源在所述電源軌道與所述接地軌道之間提供預定電源電壓；第一多個金屬氧化物半導體晶體管，其按照小于所述預定電源電壓的可靠性電壓極限制造；用于響應于第一斷電信號而選擇性連接所述第一多個晶體管與所述接地軌道及將其斷開連接的裝置，所述第一斷電信號在第一低電壓電平與第一高電壓電平之間改變；用于響應于第二斷電信號而連接所述第一多個晶體管與所述電源軌道及將其斷開連接的裝置；以及用于從所述第一斷電信號產(chǎn)生所述第二斷電信號的裝置，所述第二斷電信號響應于處于所述第一高電壓電平的所述第一斷電信號而處于第二低電壓電平，所述第二斷電信號響應于處于所述第一高電壓電平的所述第一斷電信號而處于第二低電壓電平，第二高電壓電平不同于所述第一高電壓電平，所述第二低電壓電平不同于所述第一低電壓電平。33.—種運算跨導放大器，其包含接地軌道；第一電源軌道，其經(jīng)配置以連接到第一電源，所述第一電源在所述第一電源軌道與所述接地軌道之間提供第一預定電源電壓；第二電源軌道，其經(jīng)配置以連接到第二電源，所述第二電源在所述第二電源軌道與所述接地軌道之間提供第二預定電源電壓；以及多個金屬氧化物半導體晶體管，其按照小于所述第一預定電源電壓的可靠性電壓極限制造，所述可靠性極限大約為所述第二預定電源電壓，所述多個晶體管包含第一P溝道晶體管、第二P溝道晶體管、第三P溝道晶體管、第四P溝道晶體管、第五P溝道晶體管、第六P溝道晶體管、第七P溝道晶體管、第八P溝道晶體管、第九P溝道晶體管、第十P溝道晶體管、第十一P溝道晶體管、第十二P溝道晶體管、第十三P溝道晶體管、第一N溝道晶體管、N溝道晶體管、第二N溝道晶體管、第三N溝道晶體管、第四N溝道晶體管、第五N溝道晶體管、第六N溝道晶體管、第七N溝道晶體管、第八N溝道晶體管、第九N溝道晶體管、第十N溝道晶體管、第十一N溝道晶體管、第十二N溝道晶體管、第十三N溝道晶體管、第十四N溝道晶體管及第十五N溝道晶體管，所述多個晶體管中的每一晶體管包含柵極、源極及漏極；其中所述第一、第二、第四、第六及第七P溝道晶體管的所述源極耦合到所述第一電源軌道；所述第十一、第十二、第十三、第十四及第十五N溝道晶體管的所述源極耦合到所述接地軌道；所述第十一、第十二、第十三、第十四及第十五N溝道晶體管的每一柵極經(jīng)配置以接收第一斷電信號；所述第七P溝道晶體管的所述漏極耦合到所述第九P溝道晶體管的所述源極，所述第九P溝道晶體管的所述漏極耦合到所述第九N溝道晶體管的所述漏極及到所述第十三P溝道晶體管的所述漏極，所述第九N溝道晶體管的所述源極耦合到所述第七N溝道晶體管的所述漏極，所述第七N溝道晶體管的所述源極耦合到所述第五N溝道晶體管的所述漏極及到所述第六N溝道晶體管的所述源極，所述第五N溝道晶體管的所述源極耦合到所述第十五N溝道晶體管的所述漏極，所述第六P溝道晶體管的所述漏極耦合到所述第八P溝道晶體管的所述源極，所述第八P溝道晶體管的所述漏極耦合到所述第八N溝道晶體管的所述漏極及到所述第十二P溝道晶體管的所述漏極，所述第八N溝道晶體管的所述源極耦合到所述第六N溝道晶體管的所述漏極，所述第十二P溝道晶體管的所述源極耦合到所述第十三P溝道晶體管的所述源極及到所述第二電源軌道，所述第十二P溝道晶體管的所述柵極耦合到所述第十三P溝道晶體管的所述柵極，所述第九N溝道晶體管的所述柵極耦合到所述第八N溝道晶體管的所述柵極及到所述第十N溝道晶體管的所述柵極，所述第四P溝道晶體管的所述漏極耦合到所述第五P溝道晶體管的所述源極，所述第五P溝道晶體管的所述漏極耦合到所述第十N溝道晶體管的所述漏極及到所述第十一P溝道晶體管的所述漏極，所述第十N溝道晶體管的所述漏極耦合到所述第十N溝道晶體管的所述柵極，所述第十N溝道晶體管的所述源極耦合到所述第四N溝道晶體管的所述漏極及到所述第六N溝道晶體管的所述源極，所述第四N溝道晶體管的所述源極耦合到所述第十四N溝道晶體管的所述漏極，所述第二P溝道晶體管的所述漏極耦合到所述第三P溝道晶體管的所述源極，所述第三P溝道晶體管的所述漏極耦合到所述第二P溝道晶體管的所述柵極及到所述第三N溝道晶體管的所述漏極，所述第三N溝道晶體管的所述源極耦合到所述第十三N溝道晶體管的所述漏極，所述第一P溝道晶體管的所述柵極耦合到所述第一P溝道晶體管的所述漏極及到所述第三P溝道晶體管的所述柵極，所述第三P溝道晶體管的所述柵極耦合到所述第五P溝道晶體管的所述柵極及到所述第八P溝道晶體管的所述柵極，所述第八P溝道晶體管的所述柵極耦合到所述第九P溝道晶體管的所述柵極，所述第二P溝道晶體管的所述柵極耦合到所述第四P溝道晶體管的所述柵極及到所述第六P溝道晶體管的所述柵極，所述第六P溝道晶體管的所述柵極耦合到所述第七P溝道晶體管的所述柵極，所述第一P溝道晶體管的所述漏極耦合到所述第二N溝道晶體管的所述漏極，所述第二N溝道晶體管的所述源極耦合到所述第十二N溝道晶體管的所述漏極，所述第一N溝道晶體管的所述柵極耦合到所述第二N溝道晶體管的所述柵極及到所述第十p溝道晶體管的所述漏極，所述第一N溝道晶體管的所述源極耦合到所述第十一N溝道晶體管的所述漏極，所述第一N溝道晶體管的所述柵極耦合到所述第一N溝道晶體管的所述漏極，所述第十P溝道晶體管的所述源極耦合到所述第二電源軌道，所述第二N溝道晶體管的所述柵極耦合到所述第三N溝道晶體管的所述柵極及到所述第四N溝道晶體管的所述柵極，所述第四N溝道晶體管的所述柵極耦合到所述第五N溝道晶體管的所述柵極，且所述第十P溝道晶體管及所述第十二P溝道晶體管的所述柵極經(jīng)配置以接收第二斷電信號，所述第二斷電信號的柵極與所述第一斷電信號反相。34.—種運算跨導放大器，其包含接地軌道；第一電源軌道，其經(jīng)配置以連接到第一電源，所述第一電源在所述第一電源軌道與所述接地軌道之間提供第一預定電源電壓；第二電源軌道，其經(jīng)配置以連接到第二電源，所述第二電源在所述第二電源軌道與所述接地軌道之間提供第二預定電源電壓；第一多個晶體管，其經(jīng)配置以提供放大，所述多個晶體管中的每一晶體管按照小于所述第一預定電源電壓的可靠性極限制造，所述可靠性極限大約為所述第二預定電源電壓；一對輸出連接；一對晶體管，其經(jīng)配置以在所述放大器的關斷期間將所述對輸出連接的每一輸出連接拉到所述第二預定電源電壓；以及第二多個晶體管，其介入于所述第一多個晶體管與所述接地軌道之間，第三多個晶體管經(jīng)配置以在所述關斷期間選擇性地將所述第一多個晶體管與所述電源軌道斷開連接。35.根據(jù)權利要求34所述的運算跨導放大器，其中-所述第一預定電源電壓在2.1與2.3伏之間；且所述第二預定電源電壓在1.1與1.3伏之間。36.—種運算跨導放大器，其包含接地軌道；第一電源軌道，其經(jīng)配置以連接到第一電源，所述第一電源在所述電源軌道與所述接地軌道之間提供預定電源電壓；第一多個金屬氧化物半導體晶體管，其按照小于所述預定電源電壓的預定可靠性電壓極限制造；非電平移位裝置，其用于防止在關斷期間電壓應力超過所述第一多個晶體管中的每一晶體管的所述預定可靠性電壓極限。37.—種操作運算跨導放大器的方法，所述方法包含提供按照預定可靠性電壓極限制造的放大及偏壓核心晶體管向所述放大及偏壓核心晶體管提供電源電壓，所述電源電壓超過所述預定可靠性電壓極限；在關斷期間，將所述放大器的輸出箝位到不會超過所述預定可靠性電壓極限的vddL電壓；以及在所述關斷期間，將所述放大及偏壓核心晶體管與接地斷開連接。38.根據(jù)權利要求37所述的方法，其進一步包含在所述關斷期間，將所述放大器的至少兩個額外節(jié)點箝位到所述vddL電壓。39.—種操作運算跨導放大器的方法，所述方法包含-提供按照預定可靠性電壓極限制造的放大及偏壓核心晶體管；向所述放大及偏壓核心晶體管提供電源電壓，所述電源電壓超過所述預定可靠性極限；接收第一斷電信號；通過使所述第一斷電信號反相及電平移位而產(chǎn)生第二斷電信號，其中所述第二斷電信號在所述預定可靠性電壓極限與所述電源電壓之間改變；在斷電期間使用所述第一斷電信號將所述放大及偏壓核心晶體管與所述放大器的接地軌道電隔離；以及在斷電期間使用所述第二斷電信號將所述放大及偏壓核心晶體管與所述電源電壓電隔離。40.根據(jù)權利要求39所述的方法，其中所述電源電壓在2.1與2.3伏之間；且所述預定可靠性電壓極限在1.1與1.3伏之間。41.一種操作運算放大器的方法，所述方法包含提供按照預定可靠性電壓極限制造的放大及偏壓核心晶體管；向所述放大及偏壓核心晶體管提供電源電壓，所述電源電壓超過所述預定可靠性電壓極限；向所述放大及偏壓核心晶體管的至少兩者的柵極提供偏壓，所述偏壓不超過所述預定可靠性電壓極限。42.根據(jù)權利要求41所述的方法，其中所述預定可靠性所述偏壓在1.1與1.3伏之間'且所述電源電壓在2.1與2.3伏之間。43.—種運算跨導放大器，其包含接地軌道；第一電源軌道，其經(jīng)配置以連接到第一電源，所述第一電源在所述第一電源軌道與所述接地軌道之間提供第一電源電壓；第二電源軌道，其經(jīng)配置以連接到第二電源，所述第二電源在所述第二電源軌道與所述接地軌道之間提供第二電源電壓，所述第二電源電壓小于所述第一電源電壓；輸入級；輸出級，其耦合到所述輸入級，所述輸出級包含第一側(cè)及第二側(cè)，所述第一側(cè)包含第一放大晶體管、第一偏壓晶體管及第一多個保護晶體管，所述第二側(cè)包含第二放大晶體管、第二偏壓晶體管及第二多個保護晶體管，所述第一放大晶體管、第一偏壓晶體管、第一多個保護晶體管、第二放大晶體管、第二偏壓晶體管及第二多個保護晶體管中的每一晶體管包含漏極、柵極及源極；其中所述第一側(cè)的所述晶體管串聯(lián)連接于所述第一電源軌道與所述接地軌道之間；所述第二側(cè)的所述晶體管串聯(lián)連接于所述第一電源軌道與所述接地軌道之間；所述第一側(cè)的所述晶體管按照小于所述第一電源電壓的可靠性電壓極限制造；所述第二側(cè)的所述晶體管按照所述可靠性電壓極限制造；且所述第一及第二多個保護晶體管的所述柵極耦合到所述第二電源軌道。44.根據(jù)權利要求43所述的運算放大器，其中所述第一電源電壓在2.1與2.3伏之間；且所述第二電源電壓在1.2與1.4伏之間。45.根據(jù)權利要求43所述的運算放大器，其中所述第一電源電壓小于所述第二電源電壓的兩倍。全文摘要由核心晶體管制成的互補金屬氧化物半導體(CMOS)電路能夠從具有超過所述晶體管的可靠性極限的電壓的IO電源可靠地操作。在實施例中，將運算放大器的偏壓部分地改變成對應于所述可靠性極限的固定電壓。在實施例中，開關電容器網(wǎng)絡由包括核心晶體管的一個或一個以上放大器及開關制成，但并不將所述核心晶體管暴露于超過其可靠性極限的電壓。在實施例中，運算跨導放大器(OTA)包括核心晶體管且從IO電源操作?？墒褂糜糜谝莆粩嚯娦盘柕碾娖降碾娖揭莆黄鱽肀苊庠陉P斷期間所述OTA的核心晶體管的過度電壓應力?？墒褂梅请娖揭莆谎b置箝位所述OTA的輸出電壓及選定的內(nèi)部電壓，從而還避免在關斷期間所述核心晶體管的過度電壓應力。文檔編號H03F1/14GK101682300SQ200880015149公開日2010年3月24日申請日期2008年3月27日優(yōu)先權日2007年3月30日發(fā)明者苗國慶,賽福拉·巴扎亞尼申請人:高通股份有限公司