專利名稱：具有集成的特定用途集成電路構(gòu)造的現(xiàn)場可編程門陣列的制作方法
技術(shù)領(lǐng)域：
0001本發(fā)明涉及現(xiàn)場可編程門陣列("FPGA")，更具體地涉 及具有集成的特定用途集成電路("ASIC")構(gòu)造的FPGA。
背景技術(shù)：
0002FPGA可包括大量相對小的可編程邏輯模塊。例如，每 個(gè)這類邏輯模塊("LM")或邏輯元件("LE")可包括四輸入查詢表 ("LUT")，寄存器(如選擇性寄存LUT的輸出信號)，及少量其他電 路(如用于判斷是否以及如何使用寄存器，以便選擇寄存器的控制信 號等)。LUT可以是可編程的從而產(chǎn)生LUT的四個(gè)輸入的任意邏輯組 合或函數(shù)的輸出信號。關(guān)于是否和如何使用寄存器，以及選擇什么控 制信號(如，時(shí)鐘、時(shí)鐘使能、清零等)用于所述寄存器，所述LE 是可編程的。
0003除LE外，F(xiàn)PGA通常包括可編程互連電路，其用于以許 多不同方式中任何一種向LE，從LE和/或在LE間傳輸信號。這使各 個(gè)LE的相對簡單的邏輯功能能夠被連接以/執(zhí)行相當(dāng)復(fù)雜的邏輯任 務(wù)。
0004已經(jīng)發(fā)現(xiàn)在FPGA中，特別是大FPGA中給出分級組織 (hierarchical organization)資源是有幫助的而且是經(jīng)濟(jì)的。例如，F(xiàn)PGA 中LE可分組，也就是所謂的邏輯陣列塊或LAB。 LAB中的LE共享 與LAB關(guān)聯(lián)的某些資源。這些共享資源可包括諸如LAB輸入復(fù)用器 ("LIM")， LE輸入復(fù)用器("LEIM")電路的這類可編程以從選擇來 自附近互聯(lián)導(dǎo)線的信號，因此這些信號將可用作LAB和LE的輸入。
0005在FPGA架構(gòu)中為可編程邏輯添加專用或"硬"塊從而 為FPGA添加通用功能逐漸成為標(biāo)準(zhǔn)。添加到FPGA中的第一個(gè)硬塊 (hardblock)是嵌入式存儲器。近來添加了微處理器和硬復(fù)用器或數(shù) 字信號處理("DSP")塊。如交叉開關(guān)(crossbar)或桶式移位器(barrel shifter),以及浮點(diǎn)單元("FPU")的其他硬塊已經(jīng)被考慮，但基于成 本效益分析已經(jīng)被否定。 一般來說，這些塊可以是完全定制的標(biāo)準(zhǔn)單 元、或半定制的實(shí)現(xiàn)。這些硬塊可被添加到FPGA中從而使得功能(塊) 的尺寸急劇減小，或改善速度關(guān)鍵(speed-critical)塊的性能。例如， DSP塊實(shí)現(xiàn)這兩種效果。硬塊的另一個(gè)吸引力在于固定實(shí)現(xiàn)提供了一 致實(shí)現(xiàn)的益處，并減小時(shí)序收斂提供的工作。
0006硬塊的一個(gè)主要特性是他們在使用時(shí)獲得顯著的益處。 然而，所有硬塊都使用的情形少見且通常這些硬塊根本沒有被使用。 這也導(dǎo)致具有例如"富10 (IO-rich)"、"富LE"、"富存儲器"，以及 "富DSP"部分的整個(gè)FPGA族的出現(xiàn)，以便滿足不同用戶的需要。 例如，對于"富LE"器件，每10個(gè)LAB列可具有一個(gè)DSP列，而 對于富DSP器件，每個(gè)6個(gè)LAB列可具有一個(gè)DSP列。
0007在添加硬塊至FPGA中，某些主要困難是對于某些應(yīng) 用有重要優(yōu)點(diǎn)的硬塊對其他用途僅是面積浪費(fèi)，使FPGA系列具有很 多不同元件和變化在成本方面效率差，且在器件被定義后的很長時(shí)間 才能夠知道哪些硬塊應(yīng)包含在設(shè)計(jì)中。

發(fā)明內(nèi)容
0008依照本發(fā)明，提供了具有集成的ASIC構(gòu)造的FPGA。 ASIC構(gòu)造可用來在FPGA中實(shí)現(xiàn)一個(gè)或多于一個(gè)定制或半定制硬塊。 ASIC構(gòu)造可由"定制區(qū)"和"接口區(qū)"組成。定制區(qū)可實(shí)現(xiàn)定制或半 定制ASIC設(shè)計(jì)且接口區(qū)可將定制區(qū)集成和連接到FPGA電路的其他 部分。
0009定制區(qū)可基于結(jié)構(gòu)化的ASIC設(shè)計(jì)，其中ASIC的邏輯掩 膜層是預(yù)定義的，且可通過建立定制金屬層來實(shí)現(xiàn)設(shè)計(jì)區(qū)分和定制， 這些金屬層在預(yù)定下層邏輯元件間產(chǎn)生定制連接。因?yàn)閮H少量金屬層 必須是定制產(chǎn)生的，定制區(qū)的定制設(shè)計(jì)可廉價(jià)并容易地產(chǎn)生。此外， 具有與FPGA構(gòu)造中LE相同或類似的邏輯元件使得能夠容易地將結(jié) 構(gòu)化的ASIC區(qū)并入FPGA。
0010接口區(qū)允許ASIC構(gòu)造并入FPGA的分級組織，允許定
制區(qū)以無縫方式連接到FPGA電路。例如，接口區(qū)可包含與FPGA內(nèi) 任何其他LAB或硬塊相同或類似的通向FPGA布線線路或鄰近LAB 和LE的連接。接口區(qū)也可包含凍結(jié)邏輯，該凍邏輯塊可在FPGA構(gòu) 造的配置過程中"凍結(jié)"定制區(qū)的輸入和/或輸出。
0011在某些實(shí)施例中，ASIC構(gòu)造可以跨越FPGA構(gòu)造的垂直 帶布局。在該配置中，ASIC構(gòu)造在垂直方向上匹配FPGA構(gòu)造的間距 (pitch)是優(yōu)選的，這樣簡化了 ASIC構(gòu)造和FPGA構(gòu)造間的互連。 因?yàn)榇怪睅Э煽鏔PGA的大部分垂直長度，在水平方向上可不要求間 距匹配，消除或大大減小了在該方向上的互連量。也可使用ASIC構(gòu) 造的其他配置，如水平帶或矩形區(qū)。在其他配置中的一個(gè)或兩個(gè)方向 上間距匹配ASIC構(gòu)造和FPGA構(gòu)造可以是優(yōu)選的。
0012此外，為了確保通向ASIC構(gòu)造、來自ASIC構(gòu)造和/或 經(jīng)過ASIC構(gòu)造的適當(dāng)互連，F(xiàn)PGA構(gòu)造和ASIC構(gòu)造之間的金屬分派 必須一致。在某些實(shí)施例中，定制區(qū)內(nèi)部分金屬層可為FPGA構(gòu)造的 布線線路保留。在某些實(shí)施例中，金屬引線(feedthrus)被并入定制 區(qū)內(nèi)從而確保足夠的布線通過ASIC構(gòu)造。在其他實(shí)施例中，部布線 線路也可作為定制區(qū)自身設(shè)計(jì)定義的一部分而被并入。
0013本發(fā)明進(jìn)一步的特征，其本質(zhì)和不同優(yōu)點(diǎn)將從附圖和下 面的詳細(xì)描述中更明顯地看出。


0014圖1是依照本發(fā)明的帶有集成ASIC構(gòu)造的FPGA的簡化圖。
0015圖2是圖1所說明實(shí)施例的一部分的更詳細(xì)視圖(但仍 是簡化的)。
0016圖3是依照本發(fā)明凍結(jié)電路的簡化示意圖。
0017圖4是依照本發(fā)明在FPGA構(gòu)造和ASIC構(gòu)造中金屬分 配的簡化圖。
0018圖5是依照本發(fā)明的包括引線區(qū)的ASIC構(gòu)造的簡化圖。0019圖6是采用具有依照本發(fā)明的集成ASIC構(gòu)造的FPGA
的簡化方框圖。
具體實(shí)施例方式
0020圖1示出包括ASIC構(gòu)造110的FPGA100的簡化視圖。 一個(gè)或多于一個(gè)定制或半定制設(shè)計(jì)可在ASIC構(gòu)造110中示出。ASIC 構(gòu)造110和并入其中的設(shè)計(jì)可與FPGA構(gòu)造集成從而與FPGA 100的 其余部分通信。
0021ASIC構(gòu)造110可以優(yōu)選地以與存儲器、DSP或其他硬塊 相同的方式構(gòu)造在FPGA構(gòu)造中。為了簡化討論，假定ASIC構(gòu)造110 是FPGA中的垂直帶，類似于典型的DSP或。但這不是必須的。ASIC 構(gòu)造可以是任何合適的形狀或尺寸，如水平帶或矩形或其他區(qū)。對于 垂直帶的例子，假定邏輯優(yōu)選在垂直方向上是以某些方式間距匹配的， 但一般水平方向上不限制。換句話說，當(dāng)作為垂直帶配置時(shí)，ASIC構(gòu) 造110可經(jīng)水平互連線(未示出)接收輸入并提供輸出，該水平互連 線跨越FPGA 100的表面。在垂直尺寸上間距匹配垂直帶可簡化將 ASIC構(gòu)造110連接到這些水平線的過程。同樣也可以看到，如果ASIC 構(gòu)造110的垂直帶跨越FPGA 100的整個(gè)垂直尺寸，垂直互連線將可 能不跨越ASIC構(gòu)造110，這消除了對水平間距匹配的基本需求。
0022圖2示出包括ASIC構(gòu)造110、 LAB 101以及互連線路 120和130更詳細(xì)(但還可簡化)的部分FPGA。如上所述，F(xiàn)PGA由 大量相對小的LE組成，這些小的LE聚集在LAB內(nèi)，如LAB 101中。 LAB 101也包括LAB邏輯103， LAB邏輯101通常包括用于以許多不 同方式中任何一種與向LE傳輸信號、從LE傳輸信號和/或在LE之間 傳輸信號的可編程互連電路。此外，LAB邏輯103也包括用于以許多 不同方式中任何一種與向、從和/或在LE之間傳輸信號的可編程互連 電路。LAB互連可在垂直線120、水平線130和其他本地互連(未示 出)上形成。
0023ASIC構(gòu)造IIO包括接口區(qū)113和定制區(qū)112。接口區(qū)113 可為ASIC構(gòu)造110提供的功能與LAB邏輯103為LAB 101提供的功 能相同或類似。也就是，接口區(qū)113提供通向、來自和域FGPA其他 部分之間的互聯(lián)。因此，無論在定制區(qū)112內(nèi)是否實(shí)現(xiàn)特定的設(shè)計(jì)，
接口區(qū)113在ASIC構(gòu)造110和LAB 101間提供標(biāo)準(zhǔn)接口。接口區(qū)113 可包含，例如連接到定制區(qū)112的物理輸入端口的LIM和LEIM復(fù)用 器和連接到定制區(qū)112輸出端口的DIM復(fù)用器。
0024定制區(qū)112是ASIC構(gòu)造110的區(qū)域，其在FPGA內(nèi)可 被定制來實(shí)現(xiàn)特定的ASIC設(shè)計(jì)。定制區(qū)域112的一種方法采用結(jié)構(gòu) 化ASIC架構(gòu)，其具有與典型FPGA相同的LE基本組織。例如，如果 FPGA包含LE陣列，每個(gè)LE都具有四輸入LUT ("4-LUT")和寄存 器，那么結(jié)構(gòu)化ASIC具有類似的包含4-LUT和寄存器的LE陣列。 然后ASIC中某些層被定制為特定用戶設(shè)計(jì)從而有效"編程"LE并在 LE間提供所需的互聯(lián)布線。因此僅是這些可定制層中的部分需要被定 制從而改進(jìn)定制區(qū)112的功能。
0025在某些其他實(shí)施例中，定制區(qū)112可包含與等價(jià)FPGA 中LE不同的邏輯元件。這些邏輯元件在這里被稱為混合LE。每個(gè)混 合LE可包含相對小的通用組合邏輯元件(如一輸入LUT或"l-LUT")， 相對小的邏輯門陣列(如兩個(gè)雙輸入與非(NAND)門)，和某些關(guān)聯(lián) 的互連資源或布線資源?；旌螸E中運(yùn)算電路(如l-LUT和NAND門) 的量比相關(guān)FPGA LE中運(yùn)算電路的量小的多。出于如形成通向混合 LE的輸入連接，來自混合LE的輸出連接以及混合LE內(nèi)的內(nèi)部連接 類的目的，混合LE中布線資源的至少某些方面是可編程的(如是使 用通孔掩膜可編程的)。對于某些利用率相對低的FPGALE，一個(gè)ASIC 混合LE可實(shí)現(xiàn)LE的功能。如果LE具有較高利用率，則幾個(gè)相鄰(或 至少附近)的混合LE需要等效地實(shí)現(xiàn)LE功能?；旌螸E的布線資源 便于相鄰(或附近)混合LE的互連，這些LE需要裝配在一起從而實(shí) 現(xiàn)任何LE功能。在任意情形中，僅實(shí)現(xiàn)LE功能所需數(shù)目的混合LE 被用來提供LE等效構(gòu)造。這與為每個(gè)FPGA LE使用全部特征化LE 的ASIC相比，顯著地減小了 ASIC尺寸。
0026關(guān)于可用于定制區(qū)112的結(jié)構(gòu)化ASIC實(shí)現(xiàn)的進(jìn)一步的 細(xì)節(jié)在下面的文獻(xiàn)中被更詳細(xì)地說明，如Chua等人的公開號為 2006/0001444的美國專利申請，以及2005年2月3日Schleicher等人 申請的公開號為11/050607的美國專利申請，這些文獻(xiàn)以引文方式并
入本文。
0027圖3示出依照本發(fā)明某些實(shí)施例可并入ASIC構(gòu)造110 (圖1)的說明性凍結(jié)電路300。凍結(jié)電路300包括控制信號FRZ 310、 反相器301、 PMOS 302、緩存器303、輸入320以及輸出330。只要 控制信號FRZ 310被聲明，PMOS 302就被激活，這將輸入320拉升 到高電平并防止耦合到輸入320的輸入信號經(jīng)緩存器303傳播到輸出 330。
0028凍結(jié)電路300或任何其他合適電路可在ASIC構(gòu)造110 的定制部分的每個(gè)輸入插入到ASIC構(gòu)造110中，從而允許輸入保持 (凍結(jié))在高電平。在FPGA可編程部分的編程期間，這些凍結(jié)電路 可防止外來信號傳播到定制區(qū)的輸入。類似的凍結(jié)邏輯也可插入到 ASIC構(gòu)造110的定制部分的輸出側(cè)。
0029圖4示出FPGA構(gòu)造區(qū)、ASIC構(gòu)造以及它們之間互連的 一部分金屬層配置的示意圖。兩個(gè)構(gòu)造之間的金屬配置必須一致，以 便FPGA布線線路(如水平線120和垂直線130 (圖2))可被布線到 ASIC構(gòu)造、從其延伸出和/或經(jīng)過ASIC構(gòu)造，從而確保一旦定制區(qū)形 成，在器件制造完成后，芯片可被程序化為FPGA。例如，如果FPGA 中約80%的金屬-4層是為水平布線分配的，那么連續(xù)的布線構(gòu)造也可 要求保留定制構(gòu)造中約80%的金屬-4層。如果不能以該方式分配金屬 層，則會在組合芯片中產(chǎn)生布線障礙。
0030在圖1所示的實(shí)施例中，ASIC構(gòu)造110利用垂直帶的形 式，垂直布線線路的布線(未示出)比水平線路的布線(未示出)更 靈活。這是因?yàn)槎ㄖ茀^(qū)內(nèi)垂直布線可完整地在ASIC構(gòu)造110內(nèi)形成， 并且在ASIC構(gòu)造以上或以下沒有要求垂直布線的FPGA構(gòu)造部分， 所述垂直布線連接到ASIC構(gòu)造，從其引出，和/或經(jīng)過ASIC構(gòu)造。 然而應(yīng)當(dāng)理解，可以任意數(shù)量的配置來設(shè)計(jì)包含水平帶和矩形區(qū)的 ASIC構(gòu)造，對于通過整個(gè)ASIC構(gòu)造以及ASIC構(gòu)造與FPGA構(gòu)造之 間布線信號需要的金屬層可取決于ASIC構(gòu)造區(qū)的尺寸和形狀。
0031回到圖4，可以看到金屬-5層和金屬-3層主要是為FPGA 構(gòu)造區(qū)內(nèi)垂直布線分配的，但其位于ASIC構(gòu)造區(qū)內(nèi)，金屬-5層主要
是為用戶金屬分配的(即建立定制設(shè)計(jì))，而金屬-3層分配給結(jié)構(gòu)化 ASIC的邏輯元件。注意ASIC構(gòu)造的接口區(qū)可繼續(xù)具有如同F(xiàn)PGA構(gòu) 造區(qū)其余部分的垂直布線，因此ASIC構(gòu)造將繼續(xù)在金屬-5層和金屬 一3中具有一些垂直布線。在FPGA構(gòu)造區(qū)內(nèi)，金屬-4層主要為水平布 線分配而一半的金屬-2層主要為FPGA邏輯分配(即為了建立LE和 其他塊)。在ASIC構(gòu)造區(qū)內(nèi)， 一半的金屬-4層和金屬-2層可主要為水 平布線分配，而另一半的金屬-4層和金屬-2層分別用于用戶金屬和結(jié) 構(gòu)化ASIC的邏輯元件。因此，通過分配ASIC構(gòu)造區(qū)特定部分的金屬 層來布線FPGA信號，可以確保有足夠的布線資源可用，而與以ASIC 構(gòu)造實(shí)現(xiàn)的定制設(shè)計(jì)無關(guān)。應(yīng)當(dāng)理解，這樣的金屬分配僅是示例性的， 也可使用任何其他合適的金屬分配。
0032在本配置(即垂直帶配置)或其他沒有足夠金屬的配置 中，即使在這些布線資源被除去或被不同金屬層共享后，在定制區(qū)內(nèi) 提供水平或垂直布線資源是可以的。在這些情形中，通過使ASIC構(gòu) 造更大，或通過在ASIC構(gòu)造內(nèi)添加引線區(qū)可建立更多布線空間。
0033圖5示出ASIC構(gòu)造的說明性垂直帶500，該ASIC構(gòu)造 具有集成在其中的引線區(qū)510。這些引線區(qū)510可以是位于ASIC構(gòu)造 內(nèi)的主要分配給布線線路和資源的區(qū)域。引線區(qū)510可一致地分布在 整個(gè)ASIC構(gòu)造中，如圖所示，或可基于促進(jìn)充分配線所要求的實(shí)際
金屬量。
0034在某些實(shí)施例中，可以在ASIC構(gòu)造內(nèi)保留足夠金屬量， 而不分配特定比例的金屬層(如上文參考圖4的說明)，或不分配特定 引線區(qū)(如上面參考圖5的說明)。此外，部分布線線路可作為定制區(qū) 自身定義的一部分。例如，部分定制設(shè)計(jì)可提供在ASIC構(gòu)造以外建 立的額外的水平引線。
0035在某些實(shí)施例中，ASIC構(gòu)造110 (圖1)可在設(shè)計(jì)FPGA 系列中提供更大的靈活性。例如，ASIC構(gòu)造110可用于額外存儲器或 DSP塊。還考慮包含除了 ASIC構(gòu)造110外的一個(gè)DSP列(未示出)， 一個(gè)存儲器列(未示出)的FPGA設(shè)計(jì)。在初始"缺省"實(shí)現(xiàn)中，器 件可被定制為用ASIC構(gòu)造110實(shí)現(xiàn)第二存儲器列。然而，因?yàn)橥ㄟ^
ASIC構(gòu)造110實(shí)現(xiàn)的設(shè)計(jì)可由另一種設(shè)計(jì)取代，可制造富DSP器件， 其中初始實(shí)現(xiàn)存儲器的ASIC構(gòu)造110被再植入(re-populated) DSP塊。
0036在另一個(gè)實(shí)施例中，含有通用DSP塊的ASIC構(gòu)造110
可以被不同市場使用的一組特定領(lǐng)域功能取代。這些特定領(lǐng)域功能包 含例如交叉開關(guān)和桶式移位器、浮點(diǎn)單元、內(nèi)容可尋址存儲器、移位 寄存器組，微處理器或由其中市場需求決定的組合。
0037ASIC構(gòu)造110提供的靈活性允許FPGA 100被制造成缺 省ASIC構(gòu)造110設(shè)計(jì)，而無需預(yù)定義ASIC構(gòu)造110的任何未來變化 的內(nèi)容。因此，ASIC構(gòu)造110的定義與制造FPGA器件的關(guān)鍵路徑分 離。此外，在ASIC構(gòu)造110中實(shí)現(xiàn)的設(shè)計(jì)可相對容易地改變(如僅 要求兩個(gè)金屬層和兩個(gè)通孔掩膜變化)，因此器件變量可快速廉價(jià)地生 成。因此，與典型FPGA設(shè)計(jì)不同，不是每個(gè)變量都要求全掩膜設(shè)定 (full mask-set)。
0038在某些其他實(shí)施例中，軟件設(shè)計(jì)工具和預(yù)定義庫可用于 簡化ASIC構(gòu)造110的設(shè)計(jì)。例如，依照本發(fā)明的FPGA設(shè)計(jì)可包括 并入ASIC構(gòu)造110的視頻處理功能。視頻處理庫可將視頻和圖像處 理知識產(chǎn)權(quán)("IP")庫的功能編譯到ASIC構(gòu)造110中。此外，許多 類型的"預(yù)驗(yàn)證IP"塊可在ASIC構(gòu)造110中實(shí)現(xiàn)?？蛇x擇一組預(yù)驗(yàn) 證IP"單元"以并入ASIC構(gòu)造110中。
0039在某些實(shí)施例中，部分定制區(qū)是可編程的。在這些實(shí)施 例中，配置SRAM帶可在定制區(qū)旁邊甚至在定制區(qū)自身之內(nèi)實(shí)現(xiàn)。通 過從SRAM獲取作為控制信號的位，配置SRAM可允許部分定制區(qū) 可編程。
0040合并了本發(fā)明的FPGA60可用在許多類型的電子器件中。 一種可能的用途是在圖6中示出的數(shù)據(jù)處理系統(tǒng)600。數(shù)據(jù)處理系統(tǒng) 600可包含一個(gè)或多于一個(gè)下列元件處理器601;存儲器602; I/O 電路603;外圍設(shè)備604。這些元件通過系統(tǒng)總線605耦合到一起并組 裝到電路板606上，該電路板包含在終端用戶系統(tǒng)607中。
0041系統(tǒng)600可用在多種應(yīng)用中，如計(jì)算機(jī)網(wǎng)絡(luò)，數(shù)據(jù)聯(lián)網(wǎng)，
儀器儀表，視頻處理，數(shù)字信號處理，或需要使用可編程或可再編程
邏輯的優(yōu)勢的任何其他應(yīng)用中。FPGA 60可用來實(shí)現(xiàn)不同邏輯功能。 例如，F(xiàn)PGA 60可配置作為與處理器601協(xié)作的處理器或控制器。 FPGA 60也可用作仲裁器，以便仲裁對系統(tǒng)600中共享資源的訪問。 在又一個(gè)例子中，F(xiàn)PGA 60可配置為處理器601與系統(tǒng)600中另一個(gè) 元件間的接口。應(yīng)該注意，系統(tǒng)600僅是示例性的，且本發(fā)明的真正 范疇和精神由下面的權(quán)利要求限定。
0042多種技術(shù)可用來實(shí)現(xiàn)如上所述并包含本發(fā)明的FPGA60。
0043應(yīng)該理解，前面所述的僅是本發(fā)明原理的說明，本領(lǐng)域 技術(shù)人員可做出不同修改而不偏離本發(fā)明的范疇和精神。例如，如果 需要，本文所示和所述的實(shí)施例中包括的不同元件的數(shù)目可增加或減
權(quán)利要求
1.一種現(xiàn)場可編程門陣列FPGA，其具有集成的結(jié)構(gòu)化特定用途集成電路ASIC構(gòu)造，所述現(xiàn)場可編程門陣列包含F(xiàn)PGA構(gòu)造；以及并入所述FPGA構(gòu)造中的結(jié)構(gòu)化ASIC構(gòu)造，其中所述結(jié)構(gòu)化ASIC構(gòu)造包含接口區(qū)和定制區(qū)。
2. 根據(jù)權(quán)利要求1所述的FPGA，其中所述接口區(qū)包含可編程互 連電路，可操作所述可編程互連電路從而將所述FPGA構(gòu)造連接到所 述定制區(qū)。
3. 根據(jù)權(quán)利要求2所述的FPGA，其中所述接口區(qū)包含凍結(jié)邏輯 電路，可操作所述凍結(jié)邏輯電路從而防止所述FPGA構(gòu)造的信號耦合 到所述定制區(qū)。
4. 根據(jù)權(quán)利要求1所述的FPGA，其中所述結(jié)構(gòu)化ASIC構(gòu)造是垂直帶。
5. 根據(jù)權(quán)利要求4所述的FPGA，其中垂直帶結(jié)構(gòu)化ASIC構(gòu)造 在垂直方向上與所述FPGA構(gòu)造是間距匹配的。
6. 根據(jù)權(quán)利要求5所述的FPGA，其中所述垂直帶文結(jié)構(gòu)化ASIC 構(gòu)造在水平方向上與所述FPGA構(gòu)造不是間距匹配的。
7. 根據(jù)權(quán)利要求1所述的FPGA，其中所述結(jié)構(gòu)化ASIC構(gòu)造包 含多個(gè)金屬層，且一個(gè)所述金屬層的至少一部分被分配用于為來自所 述FPGA構(gòu)造的信號布線。
8. 根據(jù)權(quán)利要求7所述的FPGA，其中至少兩個(gè)層的部分被分配 用于為來自所述FPGA構(gòu)造的信號布線。
9. 根據(jù)權(quán)利要求8所述的FPGA，其中所述結(jié)構(gòu)化ASIC構(gòu)造的 被分配部分包含金屬-4層和金屬-2層，且其中金屬-4層和金屬-2層被 分配用于為來自所述FPGA構(gòu)造的金屬-4層的信號布線。
10. 根據(jù)權(quán)利要求1所述的FPGA，其中所述結(jié)構(gòu)化ASIC構(gòu)造包 含至少一個(gè)引線區(qū)。
11. 根據(jù)權(quán)利要求1所述的FPGA，其中所述定制區(qū)的設(shè)計(jì)含有為 來自所述FPGA構(gòu)造的信號布線的布線線路。
12. 根據(jù)權(quán)利要求1所述的FPGA，其中通過改變兩個(gè)金屬層和兩 個(gè)通孔掩膜在所述定制區(qū)中實(shí)現(xiàn)的設(shè)計(jì)是可配置的。
13. 根據(jù)權(quán)利要求1所述的FPGA，其中所述結(jié)構(gòu)化的ASIC構(gòu)造 還包含配置SRAM帶從而程序化所述定制區(qū)的部分。
14. 根據(jù)權(quán)利要求1所述的FPGA，其中所述定制區(qū)設(shè)計(jì)是從下面 組中選擇的，該組由交叉開關(guān)、桶式移位器、浮點(diǎn)單元、內(nèi)容可尋址 存儲器、移位寄存器組、微處理器，以及其組合構(gòu)成。
15. 根據(jù)權(quán)利要求1所述的FPGA，其中所述定制區(qū)的設(shè)計(jì)是從一 組現(xiàn)有設(shè)計(jì)中選擇的。
16. —種數(shù)字處理系統(tǒng)，其包含 處理電路；耦合到所述處理電路的存儲器；以及根據(jù)權(quán)利要求1中定義的可編程邏輯器件，其耦合到所述處理電 路和存儲器。
17. —種印制電路板，其上安放有如權(quán)利要求1所述的可編程邏 輯器件。
18. 根據(jù)權(quán)利要求17所述的印制電路板，其還包含 存儲器電路，其安放在所述印制電路板上并耦合到所述可編程邏輯器件。
19. 根據(jù)權(quán)利要求18所述的印制電路板，其還包含 處理電路，其安放在所述印制電路板上并耦合到所述存儲器電路。
20. —種現(xiàn)場可編程門陣列FPGA，其具有集成的結(jié)構(gòu)化特定用途 集成電路構(gòu)造ASIC，該現(xiàn)場可編程門陣列包含多個(gè)邏輯元件LE，其可編程地連接到多個(gè)邏輯陣列塊LAB; 多個(gè)混合LE，其連接到一起從而形成結(jié)構(gòu)化ASIC;以及 結(jié)構(gòu)化ASIC構(gòu)造接口區(qū)，可操作所述結(jié)構(gòu)化ASIC接口區(qū)從而可 編程地連接所述多個(gè)LAB和所述結(jié)構(gòu)化ASIC。
21. 根據(jù)權(quán)利要求20所述FPGA，其中所述結(jié)構(gòu)化ASIC構(gòu)造接 口區(qū)基本上類似于所述多個(gè)LAB的可編程互連。
22. 根據(jù)權(quán)利要求21所述FPGA，其中所述結(jié)構(gòu)化ASIC構(gòu)造接 口區(qū)包含凍結(jié)邏輯電路，可操作所述凍結(jié)邏輯電路從而防止來自所述 FPGA構(gòu)造的信號被耦合到所述定制區(qū)。
23. 根據(jù)權(quán)利要求20所述FPGA，其中所述結(jié)構(gòu)化ASIC包含垂直帶。
24. 根據(jù)權(quán)利要求23所述FPGA,其中垂直帶結(jié)構(gòu)化ASIC在垂 直方向上與多個(gè)所述LAB是間距匹配的。
25. 根據(jù)權(quán)利要求20所述FPGA，其中所述結(jié)構(gòu)化ASIC包含多 個(gè)金屬層，且一個(gè)所述金屬層的至少一部分被分配用于為來自多個(gè)所 述LAB的信號布線。
26. 根據(jù)權(quán)利要求20所述FPGA，其中所述結(jié)構(gòu)化ASIC包含至 少一個(gè)引線區(qū)。
27. —種在現(xiàn)場可編程門陣列FPGA中集成結(jié)構(gòu)化特定用途集成 電路ASIC構(gòu)造的方法，所述方法包含將結(jié)構(gòu)化ASIC構(gòu)造并入FPGA構(gòu)造中，其中所述結(jié)構(gòu)化ASIC 構(gòu)造包含接口區(qū)和定制區(qū)；在所述定制區(qū)中實(shí)現(xiàn)結(jié)構(gòu)化ASIC設(shè)計(jì)；以及用所述接口區(qū)互連所述結(jié)構(gòu)化ASIC設(shè)計(jì)和所述FPGA構(gòu)造。
28. 根據(jù)權(quán)利要求27所述的方法，其中實(shí)現(xiàn)所述結(jié)構(gòu)化ASIC設(shè) 計(jì)包含修改所述定制區(qū)中的兩個(gè)金屬層和兩個(gè)通孔層。
29. 根據(jù)權(quán)利要求27所述的方法，其中實(shí)現(xiàn)所述結(jié)構(gòu)化ASIC設(shè) 計(jì)包含從預(yù)驗(yàn)證設(shè)計(jì)庫中選擇結(jié)構(gòu)化ASIC。
30. 根據(jù)權(quán)利要求27所述的方法，還包含當(dāng)所述FPGA構(gòu)造被編 程以防止來自所述FPGA構(gòu)造的信號耦合到所述定制區(qū)時(shí)，凍結(jié)所述 接口區(qū)。
31. 根據(jù)權(quán)利要求27所述的方法，還包含通過所述結(jié)構(gòu)化ASIC 為來自所述FPGA構(gòu)造的至少一些信號布線。
32. 根據(jù)權(quán)利要求27所述的方法，其中結(jié)構(gòu)化ASIC區(qū)是可編程的。
全文摘要
提供了一種現(xiàn)場可編程門陣列(“FPGA”)，其具有集成的特定用途集成電路(“ASIC”)構(gòu)造。該ASIC構(gòu)造可用來在FPGA中實(shí)現(xiàn)一個(gè)或多于一個(gè)定制或半定制硬塊。該ASIC構(gòu)造可由“定制區(qū)”和“接口區(qū)”組成。定制區(qū)可實(shí)現(xiàn)定制或半定制ASIC設(shè)計(jì)，接口區(qū)可將定制區(qū)集成和連接到FPGA電路的其余部分。定制區(qū)可以基于結(jié)構(gòu)化ASIC設(shè)計(jì)。接口區(qū)可允許ASIC構(gòu)造并入FPGA的分級組織中，從而允許定制區(qū)以無縫方式連接到FPGA電路。
文檔編號H03K19/177GK101373967SQ20081021303
公開日2009年2月25日 申請日期2008年8月20日 優(yōu)先權(quán)日2007年8月20日
發(fā)明者D·R·曼蘇爾, J·G·施萊歇二世, M·D·胡頓 申請人:阿爾特拉公司