專利名稱：模擬開(kāi)關(guān)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種CMOS工藝模擬開(kāi)關(guān)，尤其涉及一種低導(dǎo)通阻抗的模擬開(kāi)關(guān)電路。
背景技術(shù)：
在集成電路設(shè)計(jì)中，模擬開(kāi)關(guān)經(jīng)常用于信號(hào)傳輸過(guò)程中的路徑切換。最常用的用
法是采用時(shí)鐘信號(hào)控制模擬開(kāi)關(guān)的通斷，從而使輸入端的輸入信號(hào)周期性的從輸出端導(dǎo)
出。 一般希望在信號(hào)傳輸過(guò)程中，其衰減盡可能的小。反映到模擬開(kāi)關(guān)上，就是輸入信號(hào)的
電壓在經(jīng)過(guò)開(kāi)關(guān)后，壓降較低，這一般通過(guò)盡可能降低模擬開(kāi)關(guān)的導(dǎo)通阻抗來(lái)實(shí)現(xiàn)。 如圖1所示，這是現(xiàn)有的一種標(biāo)準(zhǔn)CMOS工藝模擬開(kāi)關(guān)電路，其基本結(jié)構(gòu)是NM0S與
PM0S并聯(lián)設(shè)置，源漏兩極分別作為信號(hào)輸入端和輸出端，而柵極共同連接控制信號(hào)端。很明
顯，整個(gè)電路的導(dǎo)通阻抗Ron由單個(gè)M0S的Rds決定，而Rds的計(jì)算公式如下 她=^ TT, ,T, Z T,-^ 其中W/L是M0S管的寬長(zhǎng)比，與Rds為反比關(guān)系，所以只要增大管子的寬長(zhǎng)比就可以降低其導(dǎo)通阻抗，而W對(duì)應(yīng)著器件的溝道寬度，直接增大器件的尺寸便可以獲得降低Rds的效果，這也是通常的作法。然而擴(kuò)大MOS器件的尺寸，必然會(huì)導(dǎo)致集成度的下降，能耗增加等一系列副作用，所以單純的增大器件尺寸的作法具有很大局限性。所以需要通過(guò)其他方法從電路設(shè)計(jì)上降低模擬開(kāi)關(guān)導(dǎo)通阻抗，且不影響其它參數(shù)性能。

發(fā)明內(nèi)容
本發(fā)明的技術(shù)目的在于提供一種模擬開(kāi)關(guān)的電路設(shè)計(jì)，具備低導(dǎo)通阻抗的性能，以解決單純?cè)龃笃骷叽缭诮档妥杩沟耐瑫r(shí)所產(chǎn)生的局限性。 本發(fā)明所述的模擬開(kāi)關(guān)電路，包括兩個(gè)增強(qiáng)型MOS開(kāi)關(guān)管(P3)和(Nl)，并聯(lián)設(shè)置，兩者源極共同作為輸入端，漏極共同作為輸出端；開(kāi)關(guān)管(P3)的襯底并聯(lián)兩個(gè)傳輸管，通過(guò)傳輸管(PI)連接電源電平(VDD)，通過(guò)傳輸管(P2)連接開(kāi)關(guān)管的輸入端；開(kāi)關(guān)管和傳輸管的柵極均連接控制端。開(kāi)關(guān)管(P3)和開(kāi)關(guān)管(Nl)在接收控制端電平信號(hào)時(shí)，開(kāi)閉狀態(tài)總是相同。而傳輸管(PI)和傳輸管(P2)在接收控制端電平信號(hào)時(shí)，開(kāi)閉狀態(tài)總是相反。
開(kāi)關(guān)管(P3)在關(guān)閉時(shí)，傳輸管(PI)導(dǎo)通，P3襯底連接電源電平(VDD)，開(kāi)關(guān)管(P3)在導(dǎo)通時(shí)，傳輸管(P2)導(dǎo)通，P3襯底連接開(kāi)關(guān)管的輸入端。 本發(fā)明所述模擬開(kāi)關(guān)電路在模擬開(kāi)關(guān)導(dǎo)通和關(guān)閉狀態(tài)下，開(kāi)關(guān)管的襯底分別連接其源極以及電源高電平，這樣使得模擬開(kāi)關(guān)關(guān)閉時(shí)，開(kāi)關(guān)管的襯偏電壓最高，而導(dǎo)通時(shí)，襯偏電壓為零降低了開(kāi)關(guān)管的閾值電壓Vth，達(dá)到降低MOS管的阻抗Rds的目的，從而進(jìn)一步降低整個(gè)模擬開(kāi)關(guān)的導(dǎo)通阻抗Ron。


圖1為現(xiàn)有的一種標(biāo)準(zhǔn)CMOS工藝模擬開(kāi)關(guān)電路；
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圖2為本發(fā)明所述模擬開(kāi)關(guān)電路的電路示意圖；具體實(shí)施方式
下面結(jié)合說(shuō)明書附圖對(duì)本發(fā)明的一個(gè)具體實(shí)施例作詳細(xì)說(shuō)明。
先看現(xiàn)有技術(shù)中模擬開(kāi)關(guān)電路的M0S管阻抗公式
「00141 =- 其中，K為固定系數(shù)，Vgs和Vds分別為MOS管的柵源電壓和漏源電壓，均由輸入端電壓和控制端電壓決定，除了通過(guò)增大W/L可以達(dá)到減少Rds的目的之夕卜，還可以通過(guò)降低閾值電壓Vth來(lái)實(shí)現(xiàn)。 M0S管的閾值電壓Vth其計(jì)算公式如下 附=&0 + —# 由公式可見(jiàn)，只有盡可能的消除開(kāi)關(guān)管的襯底偏置電壓Vbs，才能在不改變器件使用情況下，降低閾值電壓Vth，進(jìn)一步達(dá)到減小導(dǎo)通阻抗的目的。 如圖2的一個(gè)具體電路，本發(fā)明在圖1中現(xiàn)有的標(biāo)準(zhǔn)模擬開(kāi)關(guān)電路上，增加了兩個(gè)與P3管同類型的傳輸管Pl和P2，開(kāi)關(guān)管P3的襯底通過(guò)Pl、P2分別連接電源VDD以及開(kāi)關(guān)管的輸入端PAD2(也即P3的源極)。Pl管柵極通過(guò)反相器與P2管柵極、P3管柵極并聯(lián)，并且連接控制端ctrl，這樣使得開(kāi)關(guān)管P3的襯底在接收到控制端信號(hào)時(shí)，傳輸管P2、P3起到線路切換的作用，使P3襯底只能連接電源VDD或者輸入端PAD2，改變其襯底偏置電壓。
這樣該電路的工作狀態(tài)如下 1)當(dāng)控制端ctrl輸入導(dǎo)通信號(hào)時(shí)，開(kāi)關(guān)管P3和Nl均導(dǎo)通，同時(shí)傳輸管P2開(kāi)啟，Pl關(guān)閉。開(kāi)關(guān)管P3的襯底連接輸入端PAD2，其襯偏電壓Vbs為零。保持較低的Vth，降低模擬開(kāi)關(guān)導(dǎo)通阻抗。 2)當(dāng)控制端ctrl輸入關(guān)閉信號(hào)時(shí)，開(kāi)關(guān)管P3和Nl均關(guān)閉，同時(shí)傳輸管P2關(guān)閉，Pl開(kāi)啟。開(kāi)關(guān)管P3的襯底連接電源VDD，其襯偏電壓Vbs最大。抬高Vth，有利于模擬開(kāi)關(guān)關(guān)閉時(shí)的輸出隔離。 以上實(shí)施例對(duì)模擬開(kāi)關(guān)中的PMOS開(kāi)關(guān)管Pl所作改進(jìn)，同樣可以使用于NMOS開(kāi)關(guān)管N1上。然而在N阱工藝模擬開(kāi)關(guān)中，需要保持兩個(gè)開(kāi)關(guān)管的源漏兩端具有一致的開(kāi)關(guān)響應(yīng)速率，而在PMOS中溝道內(nèi)的載流子遷移率要比NMOS慢，所以為了保持相同的遷移時(shí)間，這樣使得CMOS工藝?yán)?，PMOS溝道中W/L寬長(zhǎng)比是相應(yīng)NMOS的3倍左右。所以在同樣的芯片面積下，對(duì)PMOS進(jìn)行的改進(jìn)，更容易得到較小的導(dǎo)通阻抗。 傳輸管Pl和P2只起到一個(gè)線路選擇切換的作用，只要保證P3的襯底在模擬開(kāi)關(guān)不同的開(kāi)閉狀態(tài)時(shí)，連接不同線路即可。同樣為了保持相同的響應(yīng)節(jié)奏，傳輸管均采用與P3相同的管型。 以上內(nèi)容作為較佳實(shí)施例僅用以說(shuō)明而非限制本發(fā)明的技術(shù)方案。不脫離本發(fā)明精神和范圍的任何修改或局部替換，均應(yīng)涵蓋在本發(fā)明的權(quán)利要求范圍當(dāng)中。
權(quán)利要求
一種模擬開(kāi)關(guān)電路，其特征在于，包括兩個(gè)開(kāi)關(guān)管(P3)和(N1)，并聯(lián)設(shè)置，兩者源極共同作為輸入端，漏極共同作為輸出端；所述開(kāi)關(guān)管(P3)的襯底并聯(lián)兩個(gè)傳輸管，通過(guò)傳輸管(P1)連接電源電平(VDD)，通過(guò)傳輸管(P2)連接開(kāi)關(guān)管的輸入端；所述開(kāi)關(guān)管和傳輸管的柵極均連接控制端。
2. 如權(quán)利要求1所述的模擬開(kāi)關(guān)電路，其特征在于所述兩個(gè)開(kāi)關(guān)管均為增強(qiáng)型M0S管，且接收控制端電平信號(hào)時(shí)，開(kāi)閉狀態(tài)相同。
3. 如權(quán)利要求2所述的模擬開(kāi)關(guān)電路，其特征在于所述開(kāi)關(guān)管(P3)為PMOS管，開(kāi)關(guān)管(Nl)為NM0S管。
4. 如權(quán)利要求l所述的模擬開(kāi)關(guān)電路，其特征在于所述傳輸管(Pl)和傳輸管(P2)在接收控制端電平信號(hào)時(shí)，開(kāi)閉狀態(tài)相反。
5 . 如權(quán)利要求4所述的模擬開(kāi)關(guān)電路，其特征在于所述開(kāi)關(guān)管(P3)接收控制端電平信號(hào)，當(dāng)開(kāi)關(guān)管(P3)關(guān)閉時(shí)其襯底連接電源電平(VDD)，導(dǎo)通時(shí)其襯底連接開(kāi)關(guān)管的輸入端。
全文摘要
本發(fā)明提供了一種低阻抗的模擬開(kāi)關(guān)電路，包括兩個(gè)增強(qiáng)型MOS開(kāi)關(guān)管(P3)和(N1)，并聯(lián)設(shè)置，兩者源極共同作為輸入端，漏極共同作為輸出端；開(kāi)關(guān)管(P3)的襯底并聯(lián)兩個(gè)傳輸管，通過(guò)傳輸管(P1)連接電源電平(VDD)，通過(guò)傳輸管(P2)連接開(kāi)關(guān)管的輸入端；在模擬開(kāi)關(guān)導(dǎo)通時(shí)，P3的襯底連接輸入端也即其源極，使得襯偏電壓為零，降低其閾值電壓Vth，達(dá)到降低阻抗Rds的目的，從而無(wú)需擴(kuò)大器件尺寸情況下，進(jìn)一步降低整個(gè)模擬開(kāi)關(guān)的導(dǎo)通阻抗。
文檔編號(hào)H03K17/687GK101741364SQ20081020321
公開(kāi)日2010年6月16日 申請(qǐng)日期2008年11月24日 優(yōu)先權(quán)日2008年11月24日
發(fā)明者傅建軍, 徐興明, 徐棟, 朱立群, 羅先才, 胡燕 申請(qǐng)人:無(wú)錫華潤(rùn)矽科微電子有限公司