專利名稱：用于驅(qū)動電路的電位偏移電路的制作方法
用于驅(qū)動電路的電位偏移電路
才支術(shù)領(lǐng)域
本發(fā)明是有關(guān)于一種驅(qū)動電路，且特別是有關(guān)于電平偏移(level shift) 電路。
背景技術(shù)：
多種電子裝置都有顯示裝置，例如是電視、筆記型電腦、熒幕以及移動 通信機(jī)，這些顯示裝置都需要輕簿化以節(jié)省電子裝置的體積及費(fèi)用。為滿足 這些需求，已發(fā)展出各式平面顯示器(flat panel displays, FPDs)以取代傳統(tǒng)的陰 極射線管顯示器。
液晶顯示器(liquid crystal display,LCD)為其中一種平面顯示器。圖1表示 液晶顯示裝置的功能元件方塊圖。如圖1所示，液晶顯示裝置2包括時序控 制器3、柵極控制器4、液晶顯示面板5以及源極驅(qū)動電路100。
經(jīng)由施加電壓于共電極與像素電極可顯示畫面，接著控制電場強(qiáng)度來控 制液晶的透光率。
液晶顯示面板5包括多個柵極線、與柵極線呈實(shí)質(zhì)正交排列的數(shù)據(jù)線， 以及位于每一柵極線與數(shù)據(jù)線正交處的單位像素(unitpixel)。典型的比特像素 包括LCD電容以及開關(guān)薄膜晶體管(thin film transistor, TFT)。
來自主機(jī)系統(tǒng)l(例如是圖形來源)的紅綠藍(lán)(red， green， blue, RGB)數(shù)據(jù)被 輸入至液晶顯示裝置2。 RGB輸入數(shù)據(jù)的數(shù)據(jù)格式被液晶顯示裝置2的時序 控制器3轉(zhuǎn)換后，被傳送至源極驅(qū)動電路100。此外，時序控制器3產(chǎn)生并 輸出各種控制信號至源極驅(qū)動電路100及柵極控制器4。
柵極控制器4接收來自時序控制器3的控制信號與數(shù)字?jǐn)?shù)據(jù)，并施加?xùn)?極驅(qū)動信號至柵極線，藉此依序驅(qū)動每一條柵極線。
源極驅(qū)動電路100接收來自時序控制器3的控制信號及數(shù)字?jǐn)?shù)據(jù)，并根 據(jù)所施加的控制信號將數(shù)字?jǐn)?shù)據(jù)轉(zhuǎn)換成模擬灰階電壓至液晶顯示面板5。藉 由施加模擬灰階電壓至液晶顯示面板5的數(shù)據(jù)線，使得液晶顯示面板5顯示 出畫面。通常來說，輸入至?xí)r序控制器3的RGB比特?cái)?shù)需要相同于源極驅(qū)動電路 100的數(shù)據(jù)信號的RGB比特?cái)?shù)。一^:而言，18比特色彩深度(例如每一個紅、 藍(lán)、綠的數(shù)據(jù)為6比特(n-6))，或是24比特色彩深度(例如每一個紅、藍(lán)、綠 的數(shù)據(jù)為8比特(『8))常用于LCDs。
圖2表示圖1中所示的源極驅(qū)動電路100的方塊圖。
請繼續(xù)參照圖2，源極驅(qū)動電路100包括控制電路101、暫存電路102、 電平偏移(level shift)電路200、數(shù)字模擬轉(zhuǎn)換器103以及放大電路104。
控制電路101接收控制信號，例如是源極驅(qū)動電路啟動脈沖(source driving circuit start pulse, SSP)與數(shù)據(jù)時鐘(來自時序控制器3與多個控制電路 102、 200、 103、 104)?？刂齐娐?01接收來自時序控制器3的數(shù)字?jǐn)?shù)據(jù)(例如 是RGB碼)，并施加數(shù)字信號至對應(yīng)電路。
暫存電路102儲存控制電路101所提供的數(shù)字?jǐn)?shù)據(jù)。因?yàn)闀捍骐娐?02 以及數(shù)字模擬轉(zhuǎn)換器103分別操作在低電壓以及高電壓，電平偏移電路200 轉(zhuǎn)換暫存電路102所輸出的電壓電平，使得暫存電路102所提供的數(shù)字?jǐn)?shù)據(jù) 可以被輸入至數(shù)字模擬轉(zhuǎn)換器103。
圖3顯示傳統(tǒng)電平偏移電路200的電路圖。電平偏移電路200包括交叉 耦合(cross-coupled)晶體管對，例如是下拉式(pull-down)晶體管201與202以 及上拉式(pull-up)晶體管203與204。晶體管201、 202、 203與204的耦接關(guān) 系可由圖3所察知，故在此不再贅述。下拉式晶體管201與202的源極連接 接地端GND。上拉式晶體管203與204的源極分別連接至輸入信號IN與INB。 信號INB實(shí)質(zhì)上為信號IN的反向，也就是說，這兩個輸入信號IN與INB彼 此互補(bǔ)。此外，電平偏移電路200的輸出信號OUT與OUTB在實(shí)質(zhì)上彼此 為反向，也就是說，這兩個輸出信號OUT與OUTB彼此互補(bǔ)。
圖4顯示電平偏移電路200的輸入信號IN與輸出信號OUT的波形圖。 如上所述，輸入信號INB與輸出信號OUTB實(shí)質(zhì)上分別為信號IN與OUT的 反向信號。輸入信號IN有高電壓電平VDDD及低電壓電平GND,輸出信號 OUT有高電壓電平VDDA及低電壓電平GND。再者，電壓電平VDDA高于 VDDD。電平偏移電路200的搡作方式分別如圖4所示。
當(dāng)輸入信號IN在低電壓電平GND，下拉式晶體管201會截止，而上拉 式晶體管202會導(dǎo)通，以將輸出信號OUT下拉至GND。而電平低(LOW)的 輸出信號導(dǎo)通上拉式晶體管203，把輸出信號OUTB上拉至VDDA。此時，
6電平高(HIGH)的輸出信號OUTB會截止上拉式晶體管204，以確保輸出信號 OUT保持在電平低。
另一方面，當(dāng)輸入信號IN在高電壓電平VDD的時候，下拉式晶體管201 會導(dǎo)通，以將輸出信號OUTB下拉至GND。低電平(LOW)的輸出信號OUTB 會導(dǎo)通上拉式晶體管204，將輸出信號OUT上拉至VDDA。此時，高電平 (HIGH)的輸出信號OUT使上拉式晶體管203截止，以確保輸出信號OUTB 保持在低電平。
然而，隨著半導(dǎo)體工藝在低功率消耗應(yīng)用上顯著的進(jìn)展，VDDD也在逐 年下降。較低的VDDD對下拉式晶體管201與202是相當(dāng)關(guān)鍵的。較低的 VDDD意即較低的下拉式晶體管201與202的閘源極電壓差Vgs。當(dāng)柵源極電 壓差Vg越來越低的時候，通過下拉式晶體管的飽和電流也越來越小。所以很 難同時將輸出信號OUT與OUTB自電壓電平轉(zhuǎn)變成低電壓電平，也就是下 拉式晶體管的"下拉"(pull low)能力會不足。
因此，提供一個能在低電壓電平VDD良好運(yùn)作的電平偏移電路是需要的。

發(fā)明內(nèi)容
本發(fā)明的范例提出一種電平偏移電路。在此電平偏移電路中，利用新增 兩個具有高驅(qū)動能力的下拉式晶體管來增強(qiáng)輸出信號自電平高至電平低的轉(zhuǎn) 變，并有另一個晶體管用以避免在轉(zhuǎn)變時的電源與接地間的短路 (power-ground short)。
一交叉耦合的晶體管對具有五端，第一端連接至第一晶體管；第二端提 供第一輸出信號；第三端提供第二輸出信號；第四端接收第一輸入信號；以 及第五端接收第二輸入信號。
第一輸出信號實(shí)質(zhì)上為第二輸出信號的反向信號，也就是，這兩個輸出 信號彼此互補(bǔ)。這兩個互補(bǔ)的輸出信號的電壓電平介于第一電源與接地端之 間。同樣地，第一輸入信號實(shí)質(zhì)上為第二輸入信號的反向信號，這兩個輸出 信號彼此互補(bǔ)。這兩個互補(bǔ)的輸出信號的電壓電平介于第二電源與接地端之 間。
第 一晶體管具有耦接至第 一電源的源極、耦接至一對交叉耦接晶體管之 第 一端的漏極以及用以接收第 一控制信號的柵極。第二晶體管具有耦接至接地端的源極、耦接至一對交叉耦接晶體管之第 三端的漏極以及用以接收第二控制信號的柵極。
第三晶體管具有耦接至接地端的源極、耦接至 一對交叉耦接晶體管之第 二端的漏極以及用以接收第二控制信號的柵極。
如上所述，第一控制信號與第二控制信號的電壓電平介于第一電源以及 接地端之間，也就是相同于第一輸出信號與第二輸出信號，而非介于第二電 源以及接地端之間第 一輸入信號與第二輸入信號。
此外，第二控制信號的邏輯高電平周期被第 一控制信號的羅輯高電平周 期所涵蓋。在第一控制信號為邏輯高電平的周期，第一晶體管被截止以避免 漏電流。在第二控制信號為邏輯高電平的周期，第二或第三晶體管其中之一 被導(dǎo)通而將第一或第二輸出信號其中之一拉到低電平。再者，第二與第三晶 體管的拉低(pull low)能力比交叉耦合晶體管對中對應(yīng)的晶體管來得高。最后， 在第一控制信號來到低電平之后，第一與第二輸出信號由交叉耦合晶體管對 決定。
綜合以上所述，即使第二電源變得低，新增的三個晶體管中的第一、第 二以及第三晶體管可被用來增強(qiáng)第一與第二輸出信號的下拉能力。
為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例，并 配合所附圖式，作詳細(xì)i兌明如下。


圖1表示液晶顯示裝置的功能元件方塊圖。
圖2表示圖1中所示的源極驅(qū)動電路100的方塊圖。 圖3顯示傳統(tǒng)電平偏移電路200的電路圖。
圖4顯示電平偏移電路200的輸入信號IN與輸出信號OUT的波形圖。 圖5A顯示為根據(jù)本發(fā)明一實(shí)施例電平偏移電路300的電路圖。 圖5B與圖5C為圖5A的輸入信號IN、輸入信號INB、控制信號ENP、 控制信號ENN、輸出信號OUTB以及輸出信號OUT的波形圖。
具體實(shí)施例方式
以下的敘述將伴隨著實(shí)施例的圖示，來詳細(xì)對本發(fā)明所提出之實(shí)施例進(jìn) 行說明。在各圖示中所使用相同或相似的參考標(biāo)號，是用來敘述相同或相似的部分。接地信號GND不限于接地，也可以是另一個電壓源VSSA。
圖5A顯示為根據(jù)本發(fā)明一實(shí)施例電平偏移電路300的電路圖。電平偏移電路300包括兩個下拉式晶體管301與302、兩個上拉式晶體管303與304以及三個額外的晶體管305、 306與307。
晶體管301的源極耦接至接地端GND，其漏極用以提供輸出信號OUTB,其斥冊極用以接收輸入信號IN。
晶體管302的源極耦接至接地端GND,其漏極用以提供輸出信號OUT,其柵極用以接收輸入信號INB。
晶體管303的源極耦接至晶體管305,其漏極用以提供輸出信號OUTB,其牙冊極耦接至輸出信號OUT。
晶體管304的源極耦接至晶體管305,其漏極用以提供輸出信號OUT,其柵極耦接至輸出信號OUTB。
晶體管305的源極耦接至供應(yīng)電源VDDA，其漏極同時耦接至晶體管303與304的源極，其柵極用以接收控制信號ENP。
晶體管306的源極耦接至接地端GND,其漏極耦接至輸出信號OUTB，其柵極用以接收控制信號ENN。
晶體管307的源極耦接至接地端GND，其漏極耦接至輸出信號OUT,其柵極用以接收控制信號ENN。
控制信號ENP、控制信號ENN以及輸出信號OUTB與OUT的電壓電平介于電源VDDA與接地端GND之間。輸入信號IN與INB的電壓電平介于電源VDDD與接地端GND之間，且VDDD〈VDDA。
此外，輸出信號OUTB在實(shí)質(zhì)上為輸出信號OUT的反向信號，也就是說，兩個輸出信號彼此互補(bǔ)。輸入信號IN在實(shí)質(zhì)上為輸入信號INB的反向信號，也就是說，兩個輸入信號彼此互補(bǔ)。
圖5B與圖5C為圖5A的輸入信號IN、輸入信號INB、控制信號ENP、控制信號ENN、輸出信號OUTB以及輸出信號OUT的波形圖。電平偏移電路300的操作方式如圖5B與圖5C所示。
在輸入信號IN從邏輯低電平被轉(zhuǎn)換至邏輯高電平(高電壓電平VDDD)的時候，控制信號ENP被轉(zhuǎn)換至高電壓電平VDDA,接著控制信號ENN變?yōu)楦唠妷弘娖絍DDA以導(dǎo)通晶體管306，并將輸出信號OUT下拉至GND。等到輸出信號OUTB變成低電平(LOW)之后，控制信號ENN變?yōu)榈碗妷弘?br> 9平GND，接著控制信號ENP變?yōu)榈碗妷弘娖紾ND以將晶體管305導(dǎo)通(此時晶體管304已導(dǎo)通)，并將輸出信號OUT拉高至VDDA。同時，因?yàn)檩敵鲂盘朞UT來到高電平，晶體管303被截止以確保輸出信號OUTB保持在低電平。
另 一方面，當(dāng)輸入信號IN從邏輯高電平被轉(zhuǎn)換至接地電壓電平GND的
電平，控制信號ENP被轉(zhuǎn)換至高電壓電平VDDA,接著控制信號ENN來到高電壓電平VDDA以導(dǎo)通晶體管307,并將輸出信號OUT下拉至GND。等到輸出信號OUT變成低電平(LOW)之后，控制信號ENN來到低電壓電平GND,接著控制信號ENP來到低電壓電平GND以打開晶體管305,并將輸出信號OUT拉高至VDDA。同時，因?yàn)檩敵鲂盘朞UTB來到高電平，晶體管303被截止以確保輸出信號OUT保持在低電平。
此外，控制信號ENN的邏輯高電平周期被控制信號ENP的羅輯高電平周期所涵蓋。在控制信號ENP為邏輯高電平的周期，晶體管305被截止以避免漏電流。在控制信號ENN為邏輯高電平的周期，晶體管306或307其中之一會導(dǎo)通，以將輸出信號OUTB或OUT其中之一拉到低電平。再者，晶體管306與307的拉低(pull low)能力比兩個下拉式晶體管301與302來的高。最后，在控制信號ENP來到4氐電平之后，輸出信號OUTB與OUT由晶體管301、 302、 303與304決定。
綜合以上所述，即使供應(yīng)電源VDDD變得更低，晶體管305、 306以及307可以用來增加對輸出信號OUTB與OUT的下拉能力。
雖然本發(fā)明已以實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明之精神和范圍內(nèi)，當(dāng)可作些許之更動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視后附之申請專利范圍所界定者為準(zhǔn)。
權(quán)利要求
1. 一種電平偏移電路，包括一對交叉耦合的晶體管，其具有一第一端、用以提供一第一輸出信號的一第二端、用以提供一第二輸出信號的一第三端、用以接收一第一輸入信號的一第四端以及用以接收一第二信號的一第五端；一第一晶體管，其具有耦接至第一電源的一第一端、耦接至該對交叉耦合的晶體管之第一端的一第二端以及用以接收一第一控制信號的一控制端；一第二晶體管，其具有一第一端、耦接至該對交叉耦合的晶體管的第三端的一第二端以及用以接收一第二控制信號的一控制端；以及一第三晶體管，其具有一第一端、耦接至該對交叉耦合的晶體管的第二端的一第二端以及用以接收一第二控制信號的一控制端；其中，該第一控制信號、該第二控制信號、該第一輸出信號以及該第二輸出信號全部涉及該第一電源，且該第一輸入信號以及該第二輸入信號涉及比該第一電源低的一第二電源。
2. 如權(quán)利要求1所述的電平偏移電路，其中 耦接至接地。
3. 如權(quán)利要求1所述的電平偏移電路，其中 耦接至接地。
4. 如權(quán)利要求1所述的電平偏移電路，其中 該第二輸出信號的反向信號。
5. 如權(quán)利要求1所述的電平偏移電路，其中 該第二輸入信號的反向信號。
6. 如權(quán)利要求1所述的電平偏移電路，其中 一、第二以及第三晶體管所導(dǎo)致的該第一電源與接地短路。
7. 如權(quán)利要求1所述的電平偏移電路，其中，當(dāng)該第一輸出信號以及該 第二輸出信號至少一個實(shí)質(zhì)上被拉至邏輯低電平的時候，該第二控制信號具 有一邏輯高電平周期。
8. 如權(quán)利要求1所述的電平偏移電路，其中，該第二晶體管以及該第三 晶體管相比于該對交叉耦接晶體管對應(yīng)的晶體管有較高的拉低能力。
9. 如權(quán)利要求1所述的電平偏移電路，其中，在該第一控制信號來到低,該第二晶體管的該第一端 ，該第三晶體管的該第一端 。該第一輸出信號實(shí)質(zhì)上為 ,該第一輸入信號實(shí)質(zhì)上為 ，該第一控制信號避免該第電平之后，該第一輸出信號以及該第二輸出信號由該對交叉耦接晶體管所決 定。
10. —種電平偏移電^各用以驅(qū)動電路，包括一第一晶體管，其具有耦接至接地的一第一端、用以提供一第一輸出信 號的 一第二端以及用以接收一第 一輸入信號的 一控制端；一第二晶體管，其具有耦接至接地的一第一端、用以提供一第二輸出信 號的 一 第二端以及用以接收一 第二輸入信號的 一控制端；一第三晶體管，其具有一第一端、用以提供該第一輸出信號的一第二端 以及耦接至該第二輸出信號的 一控制端；一第四晶體管，其具有一第一端、用以提供該第二輸出信號的一第二端以及耦接至該第 一輸出信號的 一控制端；一第五晶體管，其具有耦接至一第一電源的一第一端、用以同時耦接至 該第三與第四晶體管的第 一端的一第二端以及用以接收該第 一控制信號的一 控制端；一第六晶體管，其具有耦接至接地的一第一端、用以同時耦接至該第一 輸出信號的 一 第二端以及用以接收該第二控制信號的 一控制端；以及一第七晶體管，其具有耦接至接地的一第一端、用以同時耦接至該第二 輸出信號的 一 第二端以及用以接收該第二控制信號的 一控制端；其中該第二控制信號、該第二控制信號、該第一控制信號以及該第二控制信號全部涉及該第 一 電源，該第 一輸入信號以及該第二輸入信號涉及比該 第一電源低的一第二電源。
11. 如權(quán)利要求10所述的電平偏移電路，其中，該第一輸出信號實(shí)質(zhì) 上為該第二輸出信號的反向信號。
12. 如權(quán)利要求10所述的電平偏移電路，其中，該第一輸入信號實(shí)質(zhì) 上為該第二輸入信號的反向信號。
13. 如權(quán)利要求1所述的電平偏移電路，其中，該第一控制信號使該第 五晶體管截止，以避免該第五、第六以及第七晶體管所導(dǎo)致的該第一電源與 接地短路。
14. 如權(quán)利要求1所述的電平偏移電路，其中，當(dāng)該第一輸出信號以及該 第二輸出信號至少一個實(shí)質(zhì)上被拉至邏輯低電平的時候，該第二控制信號具 有一邏輯高電平周期。
15. 如權(quán)利要求1所述的電平偏移電路，其中，該第六晶體管與該第七晶 體管相比于該第一晶體管與該第二晶體管有較高的拉低能力。
16. 如權(quán)利要求1所述的電平偏移電路，其中，在該第一控制信號來到低電平之后，該第一輸出信號以及該第二輸出信號由該第一、該第二、該第三 以及該第四晶體管所決定。
全文摘要
本發(fā)明提供一種電平偏移電路，包括一交叉耦合晶體管對，用以接收第一輸入信號與第二輸入信號且提供第一輸出信號與第二輸出信號；一第一晶體管，耦接至第一電源與上述交叉耦合晶體管對以及接收第一控制信號；一第二晶體管，耦接至上述交叉耦合晶體管對以及接收第二控制信號；以及一第三晶體管，耦接至上述交叉耦合晶體管對以及接收第二控制信號。第一控制信號、第二控制信號、第一輸出信號以及第二輸出信號全部涉及第一電源，且第一輸入信號以及第二輸入信號涉及比第一電源低的一第二電源。
文檔編號H03K19/0175GK101510773SQ200810095298
公開日2009年8月19日 申請日期2008年5月9日 優(yōu)先權(quán)日2008年2月14日
發(fā)明者范文騰 申請人:奇景光電股份有限公司