專(zhuān)利名稱(chēng)：：可配置的可編程邏輯單元的時(shí)序控制電路的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明屬于集成電路設(shè)計(jì)
技術(shù)領(lǐng)域：
，具體涉及一種可編程邏輯單元的時(shí)序控制電路。技術(shù)背景可編程邏輯單元(CLB)是整個(gè)現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)芯片的核心，F(xiàn)PGA器件正是靠它來(lái)實(shí)現(xiàn)所有的組合邏輯函數(shù)和絕大多數(shù)數(shù)據(jù)鎖存功能；隨著工藝進(jìn)步，集成電路的設(shè)計(jì)實(shí)現(xiàn)能力越來(lái)越強(qiáng)大，對(duì)數(shù)據(jù)的快速存取和移位操作越來(lái)越頻繁，這樣，設(shè)計(jì)CLB單元時(shí)，除了強(qiáng)調(diào)組合邏輯功能和數(shù)據(jù)鎖存功能外，還要求CLB具有分布式RAM和移位寄存器這兩項(xiàng)功能[l]，而實(shí)現(xiàn)分布式RAM功能需要一個(gè)數(shù)據(jù)寫(xiě)入使能脈沖信號(hào)，實(shí)現(xiàn)移位寄存器功能也需要一個(gè)兩相非交疊脈沖信號(hào)，這些信號(hào)就需要一個(gè)時(shí)序控制電路來(lái)產(chǎn)生?，F(xiàn)有的文獻(xiàn)中對(duì)可編程邏輯單元的時(shí)序控制電路討論不多，主要原因是目前國(guó)際上做可編程器件的單位很少，主要技術(shù)目前完全被XILINX、ALTERA等少數(shù)幾家公司所擁有。文獻(xiàn)[2]中介紹了分布式RM1功能的一種實(shí)現(xiàn)電路，該電路采用動(dòng)態(tài)鎖存器(LATCH)結(jié)構(gòu)來(lái)實(shí)現(xiàn)分布式RAM的寫(xiě)入同步，這種LATCH結(jié)構(gòu)面積雖稍小，但對(duì)控制電路的時(shí)序要求較為苛刻，所以文獻(xiàn)[2]中所提出的時(shí)序控制電路較為復(fù)雜。考慮到LATCH面積只占整個(gè)可編程邏輯單元面積的1/30到1/40，所以本發(fā)明所提出的時(shí)序控制電路是基于靜態(tài)LATCH來(lái)設(shè)計(jì)的，靜態(tài)LATCH可靠性好，可以大大簡(jiǎn)化時(shí)序控制電路。文獻(xiàn)[2]中提到的時(shí)序控制電路只是用來(lái)產(chǎn)生分布式RAM的寫(xiě)入使能脈沖信號(hào)，而實(shí)現(xiàn)移位寄存器功能也需要一個(gè)時(shí)序控制電路來(lái)產(chǎn)生兩相非交疊脈沖信號(hào)，目前尚未找到一篇文獻(xiàn)介紹可同時(shí)用于分布式RAM和移位寄存器功能的時(shí)序控制電路。考慮到這兩個(gè)脈沖信號(hào)寬度可以一樣，所以本發(fā)明共用一個(gè)脈沖產(chǎn)生電路，將兩個(gè)用于不同功能時(shí)序控制單元合并成一個(gè)，從而減小面積。
發(fā)明內(nèi)容本發(fā)明的目的在于提出一種面積較小并可同時(shí)用于實(shí)現(xiàn)分布式RAM和移位寄存器功能的可編程邏輯單元的時(shí)序控制電路。首先介紹一下可編程邏輯單元實(shí)現(xiàn)分布式RAM和移位寄存器這兩項(xiàng)功能所需要基本硬件結(jié)構(gòu)以及實(shí)現(xiàn)的基本原理。圖1所示即為所需要的基本硬件結(jié)構(gòu)。它由四輸入査找表G電路101和F電路102、分布式RAM的寫(xiě)地址鎖存器103、分布式RAM的寫(xiě)入數(shù)據(jù)鎖存器105和107、分布式RAM的地址譯碼器104、二選一的選擇器106、另一二選一的選擇器108以及時(shí)序控制單元109;其中四輸入査找表G電路101和F電路102由16個(gè)存儲(chǔ)單元(M1…M16)201和16到1的傳輸管樹(shù)202組成；為了使分布式RAM的寫(xiě)入操作與時(shí)鐘信號(hào)ck同步，寫(xiě)入地址G[4:l]通過(guò)寫(xiě)地址鎖存器103鎖存后再接入地址譯碼器104，譯碼出來(lái)的信號(hào)同時(shí)接到四輸入査找表G電路101、F電路102的字線(xiàn)wl[15:0]上；作為移位寄存器的寫(xiě)入數(shù)據(jù)BY、BX分別接到四輸入査找表G電路101、F電路102的D—sr端；作為分布式RAM的寫(xiě)入數(shù)據(jù)BY經(jīng)過(guò)數(shù)據(jù)鎖存器105接到四輸入查找表G電路101的D_ram和Db_ram端；作為分布式RAM的寫(xiě)入數(shù)據(jù)BX與BY經(jīng)過(guò)二選一的選擇器106后再通過(guò)數(shù)據(jù)鎖存器107接到四輸入查找表F電路102的D_ram和Db—ram端；二選一的選擇器106的控制端D一F是一個(gè)編程點(diǎn)；G[4:l]、F[4:l]作為分布式RAM的讀地址或移位寄存器的長(zhǎng)度調(diào)節(jié)控制端分別接到四輸入査找表G電路101和F電路102的16到1的傳輸管樹(shù)202上，輸出分別是OUTB與OUTC，此兩輸出端再經(jīng)過(guò)另一二選一的選擇器108得到輸出OUTA，另一二選一的選擇器108的控制端為BX;時(shí)序控制單元109產(chǎn)生四輸入查找表G電路101所需要的控制信號(hào)WS一G，CI—G，C2_G，時(shí)序控制單元還產(chǎn)生四輸入查找表F電路102所需要的控制信號(hào)WS—F，C1_F，C2—F，同時(shí)與編程下載結(jié)束信號(hào)doneb、移位使能或分布式RAM數(shù)據(jù)寫(xiě)入使能信號(hào)SR/WE連接，此外還控制五個(gè)編程點(diǎn)ramG、ramF、ram—both、shiftG以及shiftF。16個(gè)存儲(chǔ)單元201的作用是存儲(chǔ)分布式RAM的寫(xiě)入或讀取數(shù)據(jù)以及作為移位寄存器的一個(gè)單元，每個(gè)存儲(chǔ)單元的具體電路如圖2所示，包括基本的6管存儲(chǔ)單元301、分布式RAM的數(shù)據(jù)寫(xiě)入路徑302、移位寄存器的數(shù)據(jù)移入單元的路徑303以及移位寄存器的數(shù)據(jù)移出單元的路徑304。分布式RAM的寫(xiě)入數(shù)據(jù)D—ram、Db—ram在字線(xiàn)wl—ram和寫(xiě)入使能脈沖信號(hào)ws的控制下經(jīng)過(guò)分布式RAM的數(shù)據(jù)寫(xiě)入路徑302寫(xiě)入基本的6管存儲(chǔ)單元301中，Cl、C2為移位寄存器的兩相非交疊信號(hào)，移位寄存器的數(shù)據(jù)寫(xiě)入端SIN在C2的控制下經(jīng)過(guò)移位寄存器的數(shù)據(jù)移入單元的路徑303寫(xiě)入基本的6管存儲(chǔ)單元301中，然后在Cl的控制下經(jīng)過(guò)移位寄存器的數(shù)據(jù)移出單元的路徑303將存儲(chǔ)在基本的6管存儲(chǔ)單元301中的數(shù)據(jù)移出到輸出端SOUT，每個(gè)存儲(chǔ)單元的SOUT端都接到下一個(gè)存儲(chǔ)單元的SIN端，這樣就將這16個(gè)存儲(chǔ)單元串聯(lián)起來(lái)形成移位寄存器，第一個(gè)存儲(chǔ)單元的SIN端為移位寄存器的數(shù)據(jù)寫(xiě)入端即圖1中所示的D—sr。圖3所示為實(shí)現(xiàn)移位寄存器功能所需要的兩相非交疊脈沖信號(hào)的波形圖。當(dāng)C2為高電平、Cl為低電平時(shí)，圖2中移位寄存器的數(shù)據(jù)移出單元的路徑304關(guān)斷、移位寄存器的數(shù)據(jù)移入單元的路徑303打開(kāi)，上一個(gè)移位寄存器單元的數(shù)據(jù)寫(xiě)入基本的6管存儲(chǔ)單元301中，當(dāng)C2為低電平、Cl為高電平時(shí)，圖2中移位寄存器的數(shù)據(jù)移入單元的路徑303關(guān)斷、移位寄存器的數(shù)據(jù)移出單元的路徑304打開(kāi)，存儲(chǔ)在基本的6管存儲(chǔ)單元301中的數(shù)據(jù)寫(xiě)入下一個(gè)移位寄存器單元。因?yàn)?6個(gè)存儲(chǔ)單元是串聯(lián)起來(lái)的，若C1、C2同時(shí)為高電平的話(huà)，會(huì)造成穿通現(xiàn)象，也就是數(shù)據(jù)有可能從第一個(gè)存儲(chǔ)單元寫(xiě)到最后一個(gè)存儲(chǔ)單元，所以圖3中所示的tl、t3時(shí)間段就是保證Cl、C2為非交疊信號(hào)。根據(jù)上面介紹，圖1所示的可編程邏輯單元部分結(jié)構(gòu)可實(shí)現(xiàn)分布式RAM、移位寄存器這兩項(xiàng)功能，具體描述如下可配置成以下四種分布式RAM:(1)、單個(gè)ramJ6xl，數(shù)據(jù)輸入端為BY，讀寫(xiě)地址為G[4:l]，輸出端為OUTB;(2)、ram一16x2，數(shù)據(jù)輸入端為BY和BX，讀寫(xiě)地址為G[4:l](需要軟件布線(xiàn)將F[4:l]連到G[4:1])，輸出端為OUTB和OUTC;(3)、rami6x1—dualport(雙口16x1的ram)，數(shù)據(jù)輸入端為BY，寫(xiě)地址為G[4:l]，讀地址為G[4:l]和F[4:l]，輸出端為OUTB和OUTC;(4)、ram32xl，數(shù)據(jù)輸入端為BY，讀寫(xiě)地址為(BX，G[4:l]}，輸出端為OUTA?？膳渲贸蓛蓚€(gè)長(zhǎng)度可變的(1至16位)的移位寄存器，輸入數(shù)據(jù)為BY和BX,輸出是OUTB和OUTC，長(zhǎng)度選擇信號(hào)為G[4:1]和F[4:1]。下面介紹的就是可編程邏輯單元的時(shí)序控制電路(圖1中109單元)，如圖4所示，電路輸入端為CK、doneb、SR/WE、BX、ramG、ramF、ram_both、shiftG以及shiftF，輸出端為WS—G、WS_F、C1_G、C1_F、C2_G以及C2_F，電路由脈沖寬度產(chǎn)生電路401、分布式RAM寫(xiě)入使能脈沖信號(hào)(WS—G、WS_F)產(chǎn)生電路402和移位寄存器兩相非交疊信號(hào)(Cl一G、C2—G、Cl一F、C2_F)產(chǎn)生電路403組成；其中，脈沖寬度產(chǎn)生電路401由帶清零端RN的D觸發(fā)器501、反相延時(shí)單元502、與非門(mén)503、與門(mén)504和反相器505連接組成，移位使能或分布式RAM數(shù)據(jù)寫(xiě)入使能信號(hào)SR/WE經(jīng)過(guò)觸發(fā)器501鎖存后接到與非門(mén)503的一個(gè)輸入端和反相延時(shí)單元502的輸入端，與非門(mén)503的另一個(gè)輸入是反相延時(shí)單元502的輸出，與門(mén)504的一個(gè)輸入是與非門(mén)503的輸出端，另一個(gè)輸入是編程下載結(jié)束信號(hào)doneb經(jīng)過(guò)反相器505的輸出，與門(mén)504的輸出接到觸發(fā)器501的清零端；分布式RAM寫(xiě)入使能脈沖信號(hào)產(chǎn)生電路402由鎖存器601、或非門(mén)602、或非門(mén)602'、反相器603、反相器603'、或非門(mén)604、或非門(mén)604，和反相器605組成，分布式RAM的第五根地址線(xiàn)(當(dāng)可編程邏輯單元配置成32xl的分布式RAM)BX經(jīng)過(guò)鎖存器601后，正相端Q接到或非門(mén)602的一個(gè)輸入上，反相端QN接到或非門(mén)602，的一個(gè)輸入上，或非門(mén)602、602，的另一個(gè)輸入都是ramJ)oth，它們的輸出分別接到或非門(mén)604、604'的一個(gè)輸入上，或非門(mén)604、604，的第二個(gè)輸入都是觸發(fā)器501的Q端經(jīng)過(guò)反相器506的輸出，第三個(gè)輸入分別是ramG經(jīng)過(guò)反相器603的輸出和ramF經(jīng)過(guò)反相器603'的輸出，它們的輸出分別是WS—G和WS—F;移位寄存器兩相非交疊信號(hào)產(chǎn)生電路403由與門(mén)700、與門(mén)700'、同相延時(shí)單元701、同相延時(shí)單元701'、同相延時(shí)單元702、同相延時(shí)單元702'、或非門(mén)703以及或非門(mén)703'組成，與門(mén)700、700'的一個(gè)輸入端都是觸發(fā)器501的Q端，另一個(gè)輸入分別是shiftF和shiftG，與門(mén)700的輸出端同時(shí)接到或非門(mén)703的一個(gè)輸入和同相延時(shí)單元701的輸入端，同相延時(shí)單元701的輸出端即C2—G接到同相延時(shí)單元702的輸入端，或非門(mén)703的另一個(gè)輸入是同相延時(shí)單元702的輸出端，輸出為C1_G，與門(mén)700，的輸出端同時(shí)接到或非門(mén)703'的一個(gè)輸入和同相延時(shí)單元701'的輸入端，同相延時(shí)單元701'的輸出端即C2—F接到同相延時(shí)單元702'的輸入端，或非門(mén)703'的另一個(gè)輸入是同相延時(shí)單元702'的輸出端，輸出為CI—F。ramG、ramF、ram_both、shiftG以及shiftF為五個(gè)編程點(diǎn)，其含義如下ramG的含義為是否將四輸入査找表G配置成分布式RAM，高電平有效，ramF的含義為是否將四輸入查找表F配置成分布式RAM，高電平有效，ram_both的含義為是否將四輸入査找表F(G)聯(lián)合起來(lái)配置成16x2或dualport類(lèi)型的分布式RAM，高電平有效，shiftG的含義為是否將四輸入査找表G配置成移位寄存器，高電平有效，shiftF的含義為是否將四輸入查找表F配置成移位寄存器，高電平有效。本發(fā)明設(shè)計(jì)的時(shí)序控制電路，面積小，并可同時(shí)用于實(shí)現(xiàn)分布式RAM和移位寄存器功能。圖1為可編程邏輯單元的部分結(jié)構(gòu)。圖2為存儲(chǔ)單元的具體電路。圖3為兩相非交疊脈沖信號(hào)的波形圖。圖4為可編程邏輯單元的時(shí)序控制電路。具體實(shí)施例方式本發(fā)明所提出的可編程邏輯單元的時(shí)序控制電路是可配置的，根據(jù)六個(gè)編程點(diǎn)(ramG、ramF、ram—both、D—F、shiftG、shiftF，記為矢量P)不同取值將可編程邏輯單元配置成多種分布式RAM或長(zhǎng)度(1-16位)可調(diào)的移位寄存器。具體實(shí)施方式如表1所示(1)若想將可編程邏輯單元配置成容量為16x1的分布式RAM，則需將矢量P的值下載為[IOOIOO]，此時(shí)WS—G有效、WS—F無(wú)效、C1_G為高、C2_G為低、CI—F為高、C2—F為低，raml6xl的數(shù)據(jù)輸入端為BY，讀寫(xiě)地址為G[4:l]，輸出端為OUTB(需要將BX置為高電平)；(2)若想將可編程邏輯單元配置成容量為16x2的分布式RAM，則需將矢量P的值下載為[lllOOO]，此時(shí)WS—G有效、WS—F有效、Cl—G為高、C2—G為低、C1—F為高、C2_F為低，raml6x2的數(shù)據(jù)輸入端為BY和BX，讀寫(xiě)地址為G[4:l](需要軟件布線(xiàn)將F[4:l]連到G[4:1])，輸出端為OUTB和OUTC;(3)若想將可編程邏輯單元配置成容量為16x1的雙口分布式RAM，則需將矢量P的值下載為[111100]，此時(shí)WS—G有效、WS一F有效、Cl—G為高、C2—G為低、C1_F為高、C2—F為低，rami6x1—dualport(雙口16x1的ram)的數(shù)據(jù)輸入端為BY,寫(xiě)地址為G[4:l]，讀地址為G[4:l]禾卩F[4:l]，輸出端為OUTB和OUTC;(4)若想將可編程邏輯單元配置成容量為32x1的分布式RAM，則需將矢量P的值下載為[IIOIOO]，此時(shí)C1—G為高、C2—G為低、C1—F為高、C2—F為低，WS_G、WS_F是否有效取決于第五根地址(BX)的值，BX為1時(shí)，WS—G有效、WS_F無(wú)效，反之，WS—G無(wú)效、WS—F有效，ram32xl的數(shù)據(jù)輸入端為BY，讀寫(xiě)地址為(BX，G[4:l]}，輸出端為OUTA;(5)若只想將可編程邏輯單元的101部分即四輸入査找表G配置成長(zhǎng)度可調(diào)(1-16位)的移位寄存器，則需將矢量P的值下載為(x表示任意值)，此時(shí)WS—G無(wú)效、WS—F無(wú)效、C1—F為高、C2—F為低，C1_G、C2_G為兩相非交疊信號(hào)，移位寄存器G的數(shù)據(jù)輸入端為BY，長(zhǎng)度調(diào)節(jié)控制端為G[4:1];(6)若只想將可編程邏輯單元的102部分即四輸入査找表F配置成長(zhǎng)度可調(diào)(1-16位)的移位寄存器，則需將矢量P的值下載為(x表示任意值)，此時(shí)WS—G無(wú)效、WS—F無(wú)效、C1—G為高、C2—G為低，C1_F、C2—F為兩相非交疊信號(hào)，移位寄存器F的數(shù)據(jù)輸入端為BX，長(zhǎng)度調(diào)節(jié)控制端為F[4:1];(7)若想將可編程邏輯單元的101和102即四輸入查找表F和四輸入查找表G都配置成長(zhǎng)度可調(diào)(1-16位)的移位寄存器，則需將矢量P的值下載為(x表示任意值)，此時(shí)WS—G無(wú)效、WS—F無(wú)效、C1—G、C2—G與C1一F、C2一F均為兩相非交疊信號(hào)，移位寄存器G的數(shù)據(jù)輸入端為BY，長(zhǎng)度調(diào)節(jié)控制端為G[4:l]，移位寄存器F的數(shù)據(jù)輸入端為BX，長(zhǎng)度調(diào)節(jié)控制端為F[4:1]。<table>tableseeoriginaldocumentpage7</column></row><table><table>tableseeoriginaldocumentpage8</column></row><table>表1各種功能的配置方案參考文獻(xiàn)Xilinxcorporation,"Virtex-IIProandVirtex-IIProXPlatformFPGAs:CompleteDatasheet",2005。RobertAndersJohnson,"RAMwithsynchronouswriteportusingdynamiclatches",PatentNo.5933369。權(quán)利要求1、一種可編程邏輯單元的時(shí)序控制電路，其特征在于電路由脈沖寬度產(chǎn)生電路(401)、分布式RAM寫(xiě)入使能脈沖信號(hào)WS_G、WS_F產(chǎn)生電路(402)和移位寄存器兩相非交疊信號(hào)C1_G、C2_G、C1_F、C2_F產(chǎn)生電路(403)組成；其中，脈沖寬度產(chǎn)生電路(401)由帶清零端RN的D觸發(fā)器(501)、反相延時(shí)單元(502)、與非門(mén)(503)、與門(mén)(504)和反相器(505)連接組成，移位使能或分布式RAM數(shù)據(jù)寫(xiě)入使能信號(hào)SR/WE經(jīng)過(guò)觸發(fā)器(501)鎖存后接到與非門(mén)(503)的一個(gè)輸入端和反相延時(shí)單元(502)的輸入端，與非門(mén)(503)的另一個(gè)輸入是反相延時(shí)單元(502)的輸出，與門(mén)(504)的一個(gè)輸入是與非門(mén)(503)的輸出端，另一個(gè)輸入是編程下載結(jié)束信號(hào)doneb經(jīng)過(guò)反相器(505)的輸出，與門(mén)(504)的輸出接到觸發(fā)器(501)的清零端；分布式RAM寫(xiě)入使能脈沖信號(hào)產(chǎn)生電路(402)由鎖存器(601)、或非門(mén)(602)、或非門(mén)(602’)、反相器(603)、反相器(603’)、或非門(mén)(604)、或非門(mén)(604’)和反相器(605)組成，分布式RAM的第五根地址線(xiàn)BX經(jīng)過(guò)鎖存器(601)后，正相端Q接到或非門(mén)(602)的一個(gè)輸入上，反相端QN接到或非門(mén)(602)’的一個(gè)輸入上，或非門(mén)(602、602’)的另一個(gè)輸入都是ram_both，它們的輸出分別接到或非門(mén)(604、604’)的一個(gè)輸入上，或非門(mén)(604、604’)的第二個(gè)輸入都是觸發(fā)器(501)的Q端經(jīng)過(guò)反相器(506)的輸出，第三個(gè)輸入分別是ramG經(jīng)過(guò)反相器(603)的輸出和ramF經(jīng)過(guò)反相器(603’)的輸出，它們的輸出分別是WS_G和WS_F；移位寄存器兩相非交疊信號(hào)產(chǎn)生電路(403)由與門(mén)(700、700’)、同相延時(shí)單元(701、701’)、同相延時(shí)單元(702、702’)、或非門(mén)(703、703’)組成，與門(mén)(700、700’)的一個(gè)輸入端都是觸發(fā)器(501)的Q端，另一個(gè)輸入分別是shiftF和shiftG，與門(mén)(700)的輸出端同時(shí)接到或非門(mén)(703)的一個(gè)輸入和同相延時(shí)單元(701)的輸入端，同相延時(shí)單元(701)的輸出端即C2_G接到同相延時(shí)單元(702)的輸入端，或非門(mén)(703)的另一個(gè)輸入是同相延時(shí)單元(702)的輸出端，輸出為C1_G，與門(mén)(700’)的輸出端同時(shí)接到或非門(mén)(703’)的一個(gè)輸入和同相延時(shí)單元(701’)的輸入端，同相延時(shí)單元(701)’的輸出端即C2_F接到同相延時(shí)單元(702’)的輸入端，或非門(mén)(703’)的另一個(gè)輸入是同相延時(shí)單元(702’)的輸出端，輸出為C1_F；ramG、ramF、ram_both、shiftG以及shiftF為五個(gè)編程點(diǎn)，其含義如下ramG的含義為是否將四輸入查找表G配置成分布式RAM，高電平有效，ramF的含義為是否將四輸入查找表F配置成分布式RAM，高電平有效，ram_both的含義為是否將四輸入查找表F(G)聯(lián)合起來(lái)配置成16×2或dualport類(lèi)型的分布式RAM，高電平有效，shiftG的含義為是否將四輸入查找表G配置成移位寄存器，高電平有效，shiftF的含義為是否將四輸入查找表F配置成移位寄存器，高電平有效。全文摘要本發(fā)明屬于集成電路設(shè)計(jì)
技術(shù)領(lǐng)域：
，具體為一種可配置的可編程邏輯單元的時(shí)序控制電路。該電路由脈沖寬度產(chǎn)生電路、分布式RAM寫(xiě)入使能脈沖信號(hào)(WS_G、WS_F)產(chǎn)生電路和移位寄存器兩相非交疊信號(hào)(C1_G、C2_G、C1_F、C2_F)產(chǎn)生電路組成；它與五個(gè)編程點(diǎn)ramG、ramF、ram_both、shiftG以及shiftF連接。本發(fā)明通過(guò)配置不同編程點(diǎn)的值使得時(shí)序控制電路產(chǎn)生多種分布式RAM功能(16×1、16×2、32×1、16×1_dualport)所需要的寫(xiě)入使能脈沖信號(hào)以及移位寄存器功能所需要的兩相非交疊信號(hào)。文檔編號(hào)H03K19/173GK101286737SQ20081003857公開(kāi)日2008年10月15日申請(qǐng)日期2008年6月5日優(yōu)先權(quán)日2008年6月5日發(fā)明者來(lái)金梅,潘光華,元王,童家榕,陳利光申請(qǐng)人:復(fù)旦大學(xué)