專利名稱：利用時鐘和電源網(wǎng)格標準單元設計asic的制作方法
利用時鐘和電源網(wǎng)格標準單元i爻計ASIC
背景技術：
專用集成電路(ASIC)是為特定用途定制的集成電路，也稱 為片上系統(tǒng)(SOC)。在手機，計算機，個人數(shù)據(jù)助理(PDA)中， 都能找到ASIC應用的例子。上述例子都具有有限的功能，因此 用來完成特定的任務。與之相對的ASICi殳計例子是孩i處理器。 孩i處理器祐:設計用來適應多種用途。
ASIC i殳計的第一個步驟，通常是由一個i殳計工程師團隊開 始的，這些工程師確定所要實^見的ASIC的功能需求。 一旦所需 功能確定之后，設計團隊就利用硬件描述語言(HDL)編寫這個 ASIC的設計文件。制造過程的這個步驟通常稱為寄存器級(RTL ) 設計。HDL用來描述電路的操作，它的設計，以及通過仿真工具 驗證電路的操作的測試模塊。接下來可以用 一 個邏輯綜合工具， 例^口 Synopsys ^>司的Design Compiler TM, ^j奪RTL i殳計專爭變?yōu)榇?量更低一級結(jié)構(gòu)，即標準單元的集合。
標準單元是ASIC的基本組成模塊。標準單元，通常/人庫中 獲得，包括一組預先i殳計好的門電^各。ASIC i殳計中所用到的標 準單元是專用于該ASIC設計的特定功能的。所得到的標準單元 和電網(wǎng)才各的集合，構(gòu)成了必要的電連4妄，稱作門級網(wǎng)表。利用一 個布局工具處理門級網(wǎng)表，將每個標準單元一對一的it置在電3各
網(wǎng)的指定位置上。根據(jù)單元設計的復雜程度，標準單元在單元內(nèi) 部布線所用的金屬層層數(shù)不同。標準單元的布局受制于多種指定
約束，因此，對標準單元的高度有特定的要求，這樣所有標準單 元的高度都必須與所要求的高度相同，或者是它的倍數(shù)。
'在ASIC制造的最后階4殳，用一個布線工具生成標準單元和 電網(wǎng)格之間的電連4妄。同時，估算延時，時4中偏移，寄生電阻和 電容，以及功耗，并用于最終的測試。在測試中，可以對設計j故 改進，來提高器件的性能。 一旦完成測試，設計最終提交進行芯 片制造。
設計ASIC時很重要的一部分是時鐘分布。ASIC時鐘分布網(wǎng) 絡的指標包括版圖面積、插入延時和時鐘偏移。時4中偏移是在同 步電^^中出現(xiàn)的現(xiàn)象，當一個時鐘信號到達電路中的不同才莫塊的 時間不同時，產(chǎn)生時鐘偏移。換言之，時鐘偏移發(fā)生在相對時鐘 源的時鐘插入延時對每個電路才莫塊不同的時候。 一個時鐘信號由 時鐘電路產(chǎn)生，并通過由時鐘緩沖器和金屬線構(gòu)成的平衡網(wǎng)絡分 布在ASIC中。ASIC時鐘分布網(wǎng)絡的兩種基本結(jié)構(gòu)是時鐘主干和 時鐘樹，根據(jù)應用，它們各自具有不同的物理和電學特性。對于 某個應用，其中一種時鐘結(jié)構(gòu)可能比另一種更優(yōu)。
時鐘主干結(jié)構(gòu)的i殳計中，包4舌大型中心導體或者主干，可以 從一端或兩端驅(qū)動。主干上延伸著與其垂直的較小的分支，將時 鐘信號分配到位于主干兩側(cè)的ASIC單元中。由于主干時鐘分布網(wǎng) 絡從時鐘源到所驅(qū)動的單元的金屬路徑不等，這種結(jié)構(gòu)是不平衡 的，且根據(jù)到達每個單元的金屬路徑中不同的RC延時，在時鐘 分布中引入少量時鐘偏移。


圖1是一個時鐘主干結(jié)構(gòu)的例子150。時鐘主干結(jié)構(gòu)150, 包4舌一個中心導體110,包含與之垂直的4交小的分支導體113， 將時鐘信號112分配到導體兩側(cè)的ASIC單元中。時鐘信號CLK 112首先通過一個緩沖器116,得到時鐘信號CLK， 117。信號CLK，
117經(jīng)緩沖器115和111通過導體110的兩端。緩沖器111是一 個可選的緩沖器，用來將時鐘偏移最小化。
樹狀結(jié)構(gòu)是一種平4紆的時鐘分布結(jié)構(gòu)，通過^殳計使得^人時鐘 源到電^各單元的5各徑長度相等。樹狀結(jié)構(gòu)采用一個中心分布點， 對稱分支，緩沖和子分支，將時鐘分配到各個電路單元。 一個時 鐘樹也可能具有一個根和一個主干，將時鐘源輸送到第一個分支 點。時鐘樹的每個分支的金屬導體通常非常匹配，〗吏得它們本身 引入時鐘分布網(wǎng)絡的時鐘偏移可以忽略。并且，對于一個產(chǎn)生j氐 時鐘偏移的時鐘樹，網(wǎng)絡中所有的時鐘緩沖器特征參數(shù)都必須盡 量匹配，且這些緩沖器的負載必須平衡。時鐘樹的分支對稱結(jié)構(gòu) 使得它們可以通過ASIC工具自動生成。快速生成完整的時鐘網(wǎng)絡 服從最壞情況偏移條件，這也是ASIC工具的最大缺陷，工具將時 鐘偏移最小化，致客戶時鐘樹設計中可達到的級別。
圖1A是一個簡化的、基于行的單元版圖100，癥合出了一個嵌 入的時鐘樹107。單元版圖100包括兩個電源線VDD 101和VSS 103,構(gòu)成了電源網(wǎng)格。標準單元105》文置在電源網(wǎng)格中，4立于 電源線101和103之間。時鐘電i 各109產(chǎn)生一個時鐘信號，發(fā)送 到時鐘樹107的目標單元才各或節(jié)點111, 113, 115, 117。源自時 鐘電if各109的時鐘信號到達113， 111， 115, 117節(jié)點的傳^T距 離應該相等。如果時鐘信號到達113節(jié)點所用的時間比到達111， 115, 117節(jié)點所用的時間長或者短，就會產(chǎn)生時鐘偏移。到達 每個結(jié)點的時間差異越大，時鐘偏移就越大。
圖2A是時鐘樹更詳細的圖解。ASIC設計中通常采用H-時鐘 樹200。時鐘樹200包括4個分支(或者節(jié)點)，201， 202, 203， 和204。時鐘樹200由一組金屬線210和纟爰沖器211構(gòu)成。時4中 信號clk在時鐘樹中傳送，在節(jié)點202得到信號clk'，并在節(jié)點204 得到信號clk"。 圖2B中癥會出的時序圖，描述了時鐘信號clk, clk，和clk"。如 圖所示，信號clk，和clk"上升沿的插入延時有顯著差異，導致時鐘 偏移。這樣的差異需要在i殳計的時間少見劃中予以處理。

發(fā)明內(nèi)容
電i 各由多個設計單元構(gòu)成。設計單元包括構(gòu)成時鐘網(wǎng)4各的網(wǎng) 才各單元，i殳計單元中具有位于第一和第二方向的線，和構(gòu)成電^各 的電^各單元，位于時4中當中并與時4中相連。
網(wǎng)才各單元也可以用來構(gòu)成電源網(wǎng)格，其中電源網(wǎng)格可能在每 個網(wǎng)格單元l的電源線和地線之間提供去耦電容。電源網(wǎng)格也可以 為時鐘網(wǎng)格提供保護。每個網(wǎng)個單元可以進一步包括在同一金屬 層的至少一個電源線和至少一個時4中線。這個至少一個電源線和 至少一個時鐘線可能位于第一和第二方向之一。
網(wǎng)才各單元可以有4艮多類型。各種類型的網(wǎng)才各單元在各自不同 的方向4是供電源和時鐘線，并4交正和互耳關不同方向的線。網(wǎng)才各單 元的一種可能包括位于第一方向的至少一個電源線和至少一個 時鐘線。另 一種可能包括位于第二方向的至少一個電源線和至少 一個時鐘線，以及^立于第一方向的至少另一個電源線。
第三種網(wǎng)格單元在第一和第二方向各包含至少一個電源線 和至少 一個時鐘線。第三種網(wǎng)格單元也可能將位于不同方向的電 源線和時4中線分別互寫關。
構(gòu)成電^各的方法包4舌，i殳計一個由單獨的網(wǎng)格單元構(gòu)成的時 鐘網(wǎng)格，以及設計一個由單獨的標準單元構(gòu)成的電路，位于時鐘 網(wǎng)才各之中并與之互耳關。此方法也可以生成一個集成的電源和時鐘 網(wǎng)格。此方法可能包4舌，利用ASIC工具為單獨的網(wǎng)格單元布局，
其中網(wǎng)格單元包括電源和時鐘元件，以及利用ASIC工具為單獨的 標準單元布局。ASIC工具是一種豐欠件工具。
也可以構(gòu)成一個i殳計系統(tǒng)。此i殳計系統(tǒng)包4舌至少 一個標準單 元， 一組網(wǎng)才各單位單元，為一組網(wǎng)格單位單元以及至少一個標準 單元布局的的布局4欠件，以及布線舉欠件。布線壽欠件為一組網(wǎng)才各單 元之間，至少一個才示準單元和一《且網(wǎng)格單元之間，以及至少一個 標準單元和至少另一個標準單元之間4是供互聯(lián)。
此設計系統(tǒng)也可能包4舌第 一方向單元，即在第 一方向4是供時 鐘和電源線的單元，第二方向單元，即在第二方向提供時鐘和電 源線的單元，以及互聯(lián)單元，即在第一方向和第二方向分別纟是供 時鐘和電源線并互耳關的單元。
電源和時鐘網(wǎng)格的集成，在應用中降低了時鐘偏移，很容易 通過ASIC工具實現(xiàn)，且在ASIC設計不增加額外的器件的前提下， 提供必要的去耦和保護。集成的時鐘和電源網(wǎng)格，其制造所需的 金屬層數(shù)較少，因此大大降低了ASIC設計的復雜度。
附圖i兌明
上述及其他的對象，特征，以及本發(fā)明的優(yōu)點，將出現(xiàn)在以 下對本發(fā)明優(yōu)選的實施方案的更詳細的描述中，如附圖所示。在 不同的圖中，相同的參數(shù)代表相同的部分。圖沒有必要量化，其 重點是描述發(fā)明的原理。
圖1是時鐘主干的示意圖
圖1A給出簡化的基于行的單元版圖
圖2A是時鐘樹的示意圖，圖2B是反應時鐘樹偏移的時序圖
圖3A是時鐘網(wǎng)格的示意圖，圖3B是反應時鐘網(wǎng)格偏移的時
序圖
圖4是一個網(wǎng)格系統(tǒng)的實現(xiàn)，包括水平、垂直和轉(zhuǎn)角網(wǎng)格單 位單元
圖5是網(wǎng)桔^設計步驟的流程圖 圖6是水平網(wǎng)4各單位單元的平面圖。 圖7A是圖6中PMOS水平網(wǎng)才各單位單元的剖面圖 圖7B是圖6中NMOS水平網(wǎng)格單位單元的剖面圖 圖8是圖6中水平網(wǎng)才各單4立單元的透#見圖 圖9是垂直網(wǎng)才各單位單元的平面圖 圖10是圖9中垂直網(wǎng)4備單位單元的透3見圖 圖11是轉(zhuǎn)角網(wǎng)才各單位單元的平面圖 圖12是圖11中轉(zhuǎn)角網(wǎng)格單位單元的透^L圖
具體實施例方式
以下是對本專利優(yōu)選的實施方案的描述
為了在H-時鐘樹中獲得最小的偏移，如圖2所示，節(jié)點 201-204必須平衡。由于201-204每個節(jié)點的負載不同，使這些 節(jié)點平衡比4交困難。
時鐘主干和時鐘初于的一個可選方案是時鐘網(wǎng)格結(jié)構(gòu)。網(wǎng)才各結(jié) 構(gòu)的特征是互聯(lián)線的正交陣列，通過大量位于網(wǎng)格上的間距規(guī)則 的匹配時鐘緩沖器驅(qū)動。時鐘網(wǎng)格構(gòu)成一個低偏移時鐘網(wǎng)絡，此
網(wǎng)絡不需要任何平衡負載。在版圖中，網(wǎng)格必須覆蓋ASIC設計中 所有被時鐘控制的單元。ASIC時鐘網(wǎng)格通常是定制設計的，且必 須并入i殳計的布局布線區(qū)域中?，F(xiàn)在還沒有商用的ASIC工具能夠
自動生成時鐘網(wǎng)格。通過將定制的時鐘網(wǎng)格細分成單元尺寸，使 得這些單元與標準單元庫一致，發(fā)明者相信對于ASIC,時鐘網(wǎng)格 的自動化生成是可行的?？紤]到自動時鐘網(wǎng)格生成在目前的ASIC 工具中是不可行的，發(fā)明人相信，基于標準單元的時鐘網(wǎng)才各單元 是有益處的，可與標準單元一起4艮容易i也在半途中布局，并無纟逢 地接入現(xiàn)有的ASIC設計流程，以產(chǎn)生高性能的時鐘分配。
圖3A給出了一個時鐘網(wǎng)格300,包括一個傳導網(wǎng)格301和緩 沖器211。與時鐘樹200不同，圖3A中的時鐘網(wǎng)格300不包含大 量節(jié)點，而只有一個公共節(jié)點，即導體網(wǎng)格301.因此， 一旦一個 時鐘信號clk到達時鐘網(wǎng)格300,由于只有一個公共節(jié)點，時鐘網(wǎng) 格300不同的部分將幾乎同時收到信號clk，和clk"。 到達時鐘網(wǎng) 格的不同的時鐘信號也會在幾乎相同的時間上升和下降，如圖3B 中的時序圖所示。因此，采用時鐘網(wǎng)格系統(tǒng)，可以得到最小的時 鐘偏移。注意，構(gòu)成傳導網(wǎng)格的金屬導體具有很低但是有限的阻 抗。根據(jù)時鐘網(wǎng)格和負載電容的結(jié)構(gòu)，在傳導網(wǎng)格的不同部分會 存在一個小的基于RC的時鐘偏移。
在一個ASIC系統(tǒng)中，在定制的集成電路中實J見這一時4中網(wǎng)格 系統(tǒng)時會出現(xiàn)問題。布局布線工具并不是為時鐘網(wǎng)格而設計的， 因此不能把它們包含在ASIC設計當中。也就是說，布局布線工具 是用來為標準單元布局，并在所布局的標準單元之間進4亍互聯(lián): 的。
這里描述了一種具有最小時鐘偏移的電源和時鐘設計，且能
夠與各種ASIC設計工具兼容。圖4是包含網(wǎng)格單位單元的集成電 源和時鐘網(wǎng)格。這個集成的時鐘和電源網(wǎng)格400包括一組網(wǎng)才各單 位單元，作為集成電源和時鐘網(wǎng)格400的構(gòu)成模塊。與ASIC設計 標準單元的形式相同，網(wǎng)格單4立單元可以一對一的布局，并可以 連在一起構(gòu)成集成電源和時4中網(wǎng)格400。因jt匕，網(wǎng)格單4立單元可 以通過ASIC布局布線工具進4于布局布線，其方式與這些工具只于才示 準單元的應用相同。
如圖4所示，才艮據(jù)本發(fā)明的一個實施方案，集成電源和時鐘 網(wǎng)格400包4舌垂直區(qū)403, 7jc平區(qū)404,以及垂直區(qū)和7jc平區(qū)的 交3L 405。 jt匕夕卜，網(wǎng)才各區(qū)403, 404和405包4舌三種不同的網(wǎng)才各單 位單元。更明確地，垂直區(qū)403包4舌大量垂直網(wǎng)才各u單位單元 407,水平截面404包括一組水平網(wǎng)格單位單元409,交叉區(qū)405 包括一個轉(zhuǎn)角網(wǎng)才各單位單元411。即，垂直網(wǎng)格單位單元407用 來構(gòu)成網(wǎng)格400的垂直區(qū)403，水平網(wǎng)4各單位單元409用來構(gòu)成 網(wǎng)格400的水平區(qū)404。轉(zhuǎn)角網(wǎng)格單位單元411用來構(gòu)成水區(qū)分 404禾口垂直區(qū)403之間的交叉區(qū)405,因jt匕在交叉區(qū)405， 4勾成tK 平和垂直網(wǎng)格單位單元409, 407之間的互耳關。
如圖4所示，網(wǎng)才各400的水平區(qū)404通過在水平方向直線地 放置水平網(wǎng)格單位單元409來構(gòu)成。相似地，網(wǎng)才各400的垂直區(qū) 407通過在垂直方向直線地j丈置垂直網(wǎng)格單4立單元407來構(gòu)成。 轉(zhuǎn)角網(wǎng)格單位單元411用于網(wǎng)格400的交叉區(qū)405，將用于垂直 區(qū)403的垂直網(wǎng)才各單位單元407和用于水平區(qū)404的水平網(wǎng)才各單 位單元409互聯(lián)。這里， 一直使用"水平"和"垂直"以簡化描述， 但可以包含任意兩個方向，只要他們彼此之間是完全正交的。
下面將詳細描述垂直網(wǎng)格單位407,水平網(wǎng)才各單位單元409
和轉(zhuǎn)角網(wǎng)沖各單位單元411，如圖6到12所示。圖中給出了每種網(wǎng) 才各單位單元的簡化圖。
圖5是ASIC設計的流程圖，包括圖4中的集成電源和時鐘網(wǎng) 才各400。第一，步驟501包括利用布局工具將網(wǎng)才各單位單元組織 成所希望的網(wǎng)才各形式。圖4給描述了一個網(wǎng)格單位單元的布局方 式。
構(gòu)成一個集成電源和時鐘網(wǎng)才各的下 一步驟是利用布局工具 布置標準單元，如步驟502所示。步驟501和502中所用的布局 工具可以是常用的ASIC布局工具，也可以是專為網(wǎng)格單^f立單元 407, 409, 411和標準單元的布局而i殳計的布局工具。才是供ASIC 器件構(gòu)成所需的邏輯的標準單元，祐j文置在網(wǎng)眼處401。每個網(wǎng) 眼可能》文置多個標準單元。
最后，在單獨的網(wǎng)才各單位單元之間，單獨的標準單元和網(wǎng)才各 單位單元之間，以及不同的單獨標準單元之間進行電連接(步驟 503 )。電連4妄通過布線工具實現(xiàn)，此工具可以是常用的ASIC專欠 件工具。
才艮據(jù)本發(fā)明的一個特點，當在ASIC中布局構(gòu)成時鐘和電源網(wǎng) 格時，時鐘和電源網(wǎng)格電源可以通過臨接自己互聯(lián)。換言之，不 需要ASIC布線工具對時鐘和電源網(wǎng)格單元之間進4亍布線。更詳細 地講，就是時鐘和電源網(wǎng)格的結(jié)構(gòu)，使得只要將時鐘和電源網(wǎng)檔_ 單元放置在ASIC版圖的期望位置，相鄰的單元就能通過鄰接自己 進行電連4矣。時鐘和電源在通過布局形成的網(wǎng)格，以及包含在時 鐘和電源網(wǎng)4各結(jié)構(gòu)之中的標準邏輯單元之間傳輸。
圖6是水平網(wǎng)格單元409的平面圖；圖7A和7B是剖面圖 (A-A'),圖8是透視圖。水平網(wǎng)格的元件構(gòu)成了一個無功能的 晶體管，用作電容。圖7A描述了PMOS實施方案，圖7B描述了 NMOS實施方案。
根據(jù)圖6到圖8,在襯底形成一個第一傳導率的MOSFET井 601,在第一井601中形成兩個源/漏擴散區(qū)。在NMOS和PMOS 實施方案中，在井601中形成兩個n+擴散區(qū)615或者井4妄口。井 接口 615確保井位于正確的電位。在圖7B的NMOS實施方案中， 井接口 615作為無功能的n溝道晶體管的源/漏區(qū)。PMOS實施方 案包括一個附加的p+注入?yún)^(qū)603 ，作為無功能的p溝道晶體管的源 /》爲級。p+牙口n+:;主入?yún)^(qū)603禾口 615，分另寸延第一 (608a和608b ) 和第二 ( 609)水平電源線在水平方向擴散。
對于N M O S實施方案，柵氧604在源/漏擴散區(qū)615之間形成， 對于PMOS實施方案，柵氧604在源/漏擴散區(qū)603之間形成。柵 氧604^皮導體多晶硅材并牛覆蓋，形成MOSFET門604a。在器件周 圍形成一個淺溝道隔離617,用來提供電隔離。
第一水平電源線608a和608b，例如VDD電壓線，通過4妄觸 孑L 605連才妄至'j》源、/〉漏603。第二7jc平電〉源、線609，侈'J:fe口VSS電壓纟戔， 通過才妄觸孑L 607 4連才妄到才冊604a。在PMOS實施方案中，第一水平 電壓線608a和608b也通過接觸孔619鏈接到井接口 615。需要指 出，可以z使用任意數(shù)量的4妾觸孔。
第一水平時4中線611,例:^sclk, ^皮;故置在兩個電源線608a 和609之間，第二7jc平時確中線610,例々adk， ^皮;故置在兩個時4f 線608b和609之間。需指出，可以4吏用任意凄t量的VDD或者VSS 電源線。用兩個VDD線鏈接器件的源和漏的時候會出現(xiàn)去耦現(xiàn) 象，產(chǎn)生類似電容的參數(shù)。 水平電源線608和609以及7jc平時鐘線610和611都用第一 層金屬M1制作。位于電源線之間的時鐘線被直流信號三面環(huán)繞 隔離，來減少ASIC中時鐘對附近信號的電干擾，并減少來自其他 ASIC信號對時鐘的電干擾。
構(gòu)建網(wǎng)格單位單元使其提供VDD-VSS去耦電容。下面將詳細 討論PMOS晶體管實施方案的去耦電容。n井601,井接口 615和 p+注入?yún)^(qū)603構(gòu)成一個PMOS晶體管結(jié)構(gòu)，如圖7A所示。即P+注 入603是晶體管的源/漏區(qū)。柵和VSS相連，源/漏和n井和VDD相 連，p溝道晶體管保持導通狀態(tài)，其中溝道材料充分翻轉(zhuǎn)，在源 和漏之間形成導體。這里沖冊604a構(gòu)成一塊電容器，源/漏603以 及所形成的p溝道構(gòu)成另一塊電容器，柵氧604構(gòu)成兩塊電容間 的絕緣體。此外，電位為VDD的n井601間的結(jié)電容，以及電4立 為VSS的硅襯底600,大大增加了PMOS晶體管的牙冊電容。在這個 結(jié)構(gòu)中，每個網(wǎng)格單位單元中的PMOS晶體管在電源和之間提供 了有效的去耦電容。
去耦是ASIC設計中的重要因素。當足夠多的開關出現(xiàn)在集成 電路中時，電^各的電壓將不穩(wěn)定。位于VDD和VSS之間的，通過 單獨的網(wǎng)才各單位單元分布在ASIC中的電容，可以幫助保持VDD 穩(wěn)定，并可以防止ASIC中發(fā)生災難性的^I晉誤。
在ASIC設計中，穩(wěn)定電壓的優(yōu)選方法包括在時鐘樹的每個節(jié) 點增加 一 個去耦電容；在標準的實際設計中去耦電容被放置在時 鐘驅(qū)動中。這種解決方案使得ASIC器件表面積很大。我們需要更 簡潔的ASIC設計，而集成網(wǎng)格400中的電源網(wǎng)格恰好提供了必要 的去耦電容，且不需增加額外的器件。
圖9給出了一個垂直網(wǎng)格單位單元407的一個詳細平面圖， 圖10是它的剖面圖。如圖9和圖10所示，垂直網(wǎng)4各單位單元407
包4舌兩個第一垂直電源線801a和801b,比如VDD電壓線，以及 一個第二垂直電源線802,比如VSS電壓線，4立于兩個第一垂直 電源線801a和801b之間。兩個垂直時4中線804和806 (例如時4中 clk和sclk)分別位于第一垂直電源線801a和801b以及第二垂直電 源線802之間。更明確i也，時4中線clk 804 4立于第一垂直電源錢^ 801a和第二垂直電源線802之間。時4中線sclk 806^f立于第一垂直 電源線801b和第二垂直電源線802之間。垂直電源線和時鐘線由 制造在比第一層金屬M1更高一層的第二層金屬M2構(gòu)成。除了由 第二層金屬M2構(gòu)成的垂直電源線和時鐘線之外，垂直網(wǎng)格單位 單元407還包括內(nèi)部水平VDD和VSS電源線708和709,由第一 層金屬M1構(gòu)成。垂直網(wǎng)格單位單元407的垂直電源線和時4中線 與內(nèi)部水平VDD和VSS電源線708和709垂直。第二層金屬M2 構(gòu)成的第一垂直電源線801a和801b，與內(nèi)部7jc平VDD電源線 708a和708b分別通過通孔901電連^f妄。第二垂直電源線802通過 通孔903與水平內(nèi)部VSS電源線709電連接。
在垂直網(wǎng)4各單位單元407中，內(nèi)部水平電源線708和709以 及井結(jié)構(gòu)703和701通常與水平網(wǎng)格單位單元409中的相應部分 結(jié)構(gòu)相同，只是水平網(wǎng)才各單位單元中不含時鐘線。垂直網(wǎng)才各單位 單元407中的內(nèi)部水平電源線和時鐘線，與水平網(wǎng)格單位單元 409中的水平電源線的高度相同，它們都由第一層金屬M1制造。 標準單元也包含與第一層金屬M1高度相同的邏輯。因此所有的 垂直網(wǎng)才各單位單元必須包含位于第 一層金屬M1上的電壓元件， 乂人而為放置在集成電源和時鐘網(wǎng)格400上的不同的標準單元4是供 電壓。
與圖6-8中的水平網(wǎng)才各單^f立單元409的PMOS晶體管實施方 案相同，垂直網(wǎng)格單位單元407包括一個帶有兩個p+源/漏擴散 區(qū)703和兩個n+擴散區(qū)715的n井701。應該指明，垂直網(wǎng)格單4立
單元407也可以包括NMOS晶體管結(jié)構(gòu)。柵氧704層位于兩個p十 源/漏703之間，并一皮導體多晶硅材料覆蓋構(gòu)成MOSFET柵704a。 內(nèi)部水平VDD電源線708a和708b由第一層金屬Ml制造，通過4妻 觸孑L 705與p+^廣"R區(qū)703才目連，也通過4妄觸孑L 706與n+才廣^區(qū) 715相連。內(nèi)部水平VSS電源線709,也由第一層金屬M1構(gòu)成， 通過接觸孔707與柵704a相連。
第一垂直電源線801a和801b由第二層金屬M2制造，位于與 內(nèi)部水平VDD電源線708a和708b垂直的方向，通過通孑L 901與 內(nèi)部水平VDD電源線708a和708b電連孑妄。與內(nèi)部水平VSS電源 線709垂直的第二垂直電源線802也由第二層金屬M2制造，通 過通孔903與內(nèi)部水平VSS電源線709電連接。垂直時鐘線804 和806由第二層金屬M2制造，位于第一垂直電源線801a和801b 以及第二垂直電源線802之間。
圖11是一個轉(zhuǎn)角網(wǎng)4各單位單元411的平面圖，圖12是轉(zhuǎn)角 網(wǎng)才各單^立單元411的透一見圖。專爭角網(wǎng)格單位單元411包括〃f立于水 平和垂直方向的電源和時鐘元件。所有的元件包4舌一個用第一層 金屬M1制造的水平方向和一個由第二層金屬M2制造的垂直方 向。兩個p+源/漏803和兩個n+井4妻口 815被擴散至n井805中。 柵氧807沉積在兩個p+源/漏803之間，被導體多晶硅材料覆蓋， 形成MOSFET沖冊807a。應明確，轉(zhuǎn)角網(wǎng)格單位單元411也可以包 4舌NMOS晶體管結(jié)構(gòu)。
第一水平電源線905a和905b，例如VDD電壓線，由第一層 金屬M1制造，通過接觸孔809與p+源/漏803相連，并通過金屬 孑L 810與n+wel1 taps 815相連。第二7JC平電源線907, ，H口VSS 電壓線，也由第一層金屬M1制造，通過接觸孑L 811與才冊807a相 連。水平時鐘線911和909，例如sclk和clk,由第一層金屬M1 制造，分別位于電源線905和907之間。特別地，時鐘線911,
sclk， 4立于時4中線905b禾口 907之間。時4中線909, clk，位于電源 線905a和907之間。
第一垂直電源線1001a和1001b,例如VDD電壓線，由第二 層金屬M2制造，通過通孑L 913與第一水平電源線905a和905b 相連。第二垂直電源線1003,例如VSS電壓線，也由第二層金屬 M2制造，通過通孔915與水平電源線907相連。垂直時鐘線1005 ， clk,和1007, sclk分別通過通孑L 919和917與7jc平時4中線909， clk和911, sclk鏈接。
由于轉(zhuǎn)角網(wǎng)才各單位單元411包含所有垂直和水平網(wǎng)格單位單 元407和409中的元素，因此轉(zhuǎn)角網(wǎng)格單位單元能夠連4妄垂直和 水平網(wǎng)才各單4立單元s。
以上給出的實施例都包括兩個電源VDD線， 一個電源VSS線 和兩個時鐘線sclk和clk。需指明，也可采用包含不同tt量的電壓 線和時4中線的其〗也結(jié)構(gòu)。也可以實5見包含不同方向的結(jié)構(gòu)。Ml 和M2的方向也可以？文變。
電壓和時鐘網(wǎng)格的集成不僅通過ASIC工具就可以很容易的 降寸氐應用中的時鐘偏移，而且也能夠在ASKH殳計中不添加其器4牛 的基礎上，提供去耦和屏蔽。集成時鐘和電源網(wǎng)格的另一個優(yōu)點 是，使設計可以由更少的金屬層制作，大大降低了ASIC設計的復雜度。
這里，根據(jù)優(yōu)選的實施方案詳細地展示和描述了本發(fā)明，但 才支術人員應該明白，可以對其進4亍各種形式上和細節(jié)上的變化， 而不背離附加的^l利要求書中所包>^舌的本發(fā)明的范圍。
權(quán)利要求
1.由多個設計單元形成的電路，包括多個網(wǎng)格單元，網(wǎng)格單元一起形成具有位于第一和第二方向的線的時鐘網(wǎng)格；以及在時鐘內(nèi)部形成的與時鐘相連的電路的電路單元。
2. 根據(jù)權(quán)利要求1中的電路,
3. 根據(jù)權(quán)利要求2中的電路, 地線之間提供去耦電容。
4. 根據(jù)權(quán)利要求2中的電i 各，
5.
6. 根據(jù)權(quán)利要求5中的電路， 時鐘線位于相同的金屬層。其中網(wǎng)格單元也形成電源網(wǎng)才各。 其中在每個網(wǎng)才各單元中的電源和其中時鐘網(wǎng)格被電源網(wǎng)格屏蔽。 其中至少一個電源線和至少一個根據(jù)權(quán)利要求1中的電路，其中每個網(wǎng)才各單元進一步包括位 于第一和第二方向中至少一個中的至少一個電源線和至少 一個時4中線。
7. 根據(jù)權(quán)利要求5中的電路, 的至少 一 個電源線禾口至少-至少另一個電源線。
8. 根據(jù)權(quán)利要求5中的電^各， 二方向的每一個中的至少-
9. 根據(jù)權(quán)利要求8中的電路， 源線和不同方向的時4中線。其中網(wǎng)格單元包括位于第二方向 個時4中線，以及^f立于第一方向的其中網(wǎng)才各單元包括位于第一和第 個電源線和至少 一個時4中線。其中網(wǎng)格單元連接不同方向的電
10. 根據(jù)權(quán)利要求l中的電路，其中網(wǎng)格單元的結(jié)構(gòu)使得相鄰的網(wǎng)格單元可以通過鄰接;波此實現(xiàn)電連4妄。
11. 根據(jù)權(quán)利要求l中的電路，其中采用軟件工具構(gòu)成時鐘網(wǎng)格 和電源網(wǎng)格
12. 根據(jù)權(quán)利要求11中的電路，其中軟件工具是ASIC軟件工具。
13. —種設計電路的方法，包括設計由單獨的網(wǎng)格單元構(gòu)成的時鐘網(wǎng)格，其中線位于第 一和第二方向；i殳計單獨標準單元的電路，其位于時4f網(wǎng)格中并與時4中 網(wǎng)格相連。
14. 根據(jù)權(quán)利要求13中的方法，進一步包括利用單獨的網(wǎng)4各單 元i殳i十電源網(wǎng)格。
15. 4艮據(jù)4又利要求14中的方法，其中電源網(wǎng)4各和時鐘網(wǎng)檔4皮集 成。
16. 根據(jù)權(quán)利要求15中的方法，進一步包括利用壽欠件工具為單獨的網(wǎng)才各單元布局；以及 利用件工具對單獨的標準單元布局。
17. 根據(jù)權(quán)利要求16中的方法，其中軟件工具是ASIC軟件工具。
18. 根據(jù)權(quán)利要求13中的方法，進一步包括用電源網(wǎng)才各屏蔽 時4中網(wǎng)才各。
19. 才艮據(jù)權(quán)利要求14中的方法，進一步包4舌利用電源網(wǎng)招^是 供去耦電容。
20. 根據(jù)權(quán)利要求13中的方法，進一步包括在每一個單獨的 網(wǎng)格單元中，在第一和第二方向的至少一個中，提供至少一 個電源線和至少一個時4中線。
21. 根據(jù)權(quán)利要求20中的方法，進一步包括在同一個金屬層 中才是供至少 一個電源線和至少 一個時4中線。
22. 根據(jù)權(quán)利要求20中的方法，其中單獨的網(wǎng)格單元包括位于 第二方向的至少一個電源線和至少一個時^中線，以及4立于第一方向的至少另一個時^N戔。
23. 根據(jù)權(quán)利要求20中的方法，其中單獨的網(wǎng)格單元包括位 于第一和第二方向的至少一個中的至少一個電源線禾口至少 一個時4中線。
24. 根據(jù)權(quán)利要求23中的方法，進一步包括提供互聯(lián)，其中網(wǎng)格單元使不同方向的電源線和不同方 向的時鐘線相互連才妄。
25. 權(quán)利要求24中的方法，其中互聯(lián)通過相鄰網(wǎng)格單元的鄰接 實現(xiàn)。
26. —種提供集成的電源和時鐘網(wǎng)格的方法，該方法包括利用ASIC工具對單獨的網(wǎng)格單元進行布局，其中網(wǎng)格單 元包纟舌電壓和時4中元〗牛；以及利用此ASIC工具對單獨的標準單元布局。
27. —種i殳計系統(tǒng)，包4舌至少一個纟示準單元； 多個網(wǎng)才各單位單元；布局軟件，其中布局軟件對多個網(wǎng)格單位單元和至少一 個才示準電源布局；以及布線軟件，其中布線軟件提供多個網(wǎng)格單位單元之間， 至少一個才示準單元和這《且網(wǎng)格單4立單元之間，以及至少一個 標準內(nèi)單元和至少另 一個標準單元之間的互聯(lián)。
28. —種i殳計系統(tǒng)，包4舌第一方向單元裝置，用于在第一方向中提供時鐘和電源線；第二方向單元裝置，用于在第二方向中提供時鐘和電源線；互聯(lián)單元裝置，用于在第一方向提供并互聯(lián)時鐘和電源 線，并在第二方向4是供時鐘和電源線。
29. —種ASIC標準設計單元，包括至少一個電源線；以及至少一個時4中線，其中至少一個電源線和至少一個時4中 線卩波此平4亍，并且其中至少一個電源線和至少一個時4t線適 于與臨近的已有i殳計單元的網(wǎng)才各線連才妄。
全文摘要
一種能夠利用ASIC軟件設計工具進行布局布線的集成電源和時鐘網(wǎng)格。集成網(wǎng)格包括三種具有電源線和時鐘線的網(wǎng)格單位單元。在不同的網(wǎng)格單位單元中，電源線和時鐘線具有不同的方向。
文檔編號H03K3/00GK101351886SQ200680049908
公開日2009年1月21日 申請日期2006年12月22日 優(yōu)先權(quán)日2005年12月29日
發(fā)明者B·米勒, S·派克, S·科爾曼, T·麥 申請人:莫塞德技術股份有限公司