專利名稱：一種大容量無(wú)刷新的高速統(tǒng)計(jì)計(jì)數(shù)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于芯片設(shè)計(jì)領(lǐng)域，尤其涉及一種統(tǒng)計(jì)計(jì)數(shù)器。
背景技術(shù)：
在芯片設(shè)計(jì)中，統(tǒng)計(jì)計(jì)數(shù)器是必不可少的功能模塊，其為監(jiān)測(cè)芯片內(nèi)部的狀態(tài)信息提供了一個(gè)重要的手段。例如在數(shù)據(jù)通信芯片中，利用統(tǒng)計(jì)計(jì)數(shù)器對(duì)各個(gè)接口進(jìn)行報(bào)文數(shù)量和流量的統(tǒng)計(jì)，或者對(duì)某類報(bào)文進(jìn)行計(jì)數(shù)。
在芯片設(shè)計(jì)中使用統(tǒng)計(jì)計(jì)數(shù)器時(shí)，應(yīng)當(dāng)滿足以下需求1、統(tǒng)計(jì)計(jì)數(shù)器必須能夠快速記錄增加的數(shù)值。為了能夠準(zhǔn)確的計(jì)數(shù)，統(tǒng)計(jì)計(jì)數(shù)器必須在每個(gè)時(shí)鐘周期都能夠增加需要的計(jì)數(shù)值。
2、統(tǒng)計(jì)計(jì)數(shù)的條目數(shù)量盡量多。為了獲取芯片內(nèi)部更多的統(tǒng)計(jì)信息，計(jì)數(shù)器數(shù)目日益增多，原來(lái)芯片中幾百個(gè)統(tǒng)計(jì)計(jì)數(shù)器遠(yuǎn)遠(yuǎn)不能滿足需要，目前的芯片中經(jīng)常會(huì)需要幾K甚至幾十K個(gè)統(tǒng)計(jì)計(jì)數(shù)器。
3、統(tǒng)計(jì)計(jì)數(shù)器刷新周期盡量長(zhǎng)?，F(xiàn)在通常使用的統(tǒng)計(jì)計(jì)數(shù)器需要芯片外部的中央處理器(Central Processing Unit，CPU)定期讀取計(jì)數(shù)器的值并同時(shí)將計(jì)數(shù)器清零，以防止由于統(tǒng)計(jì)計(jì)數(shù)器位寬太小而計(jì)數(shù)溢出，導(dǎo)致統(tǒng)計(jì)計(jì)數(shù)不正確。為了使CPU讀取統(tǒng)計(jì)計(jì)數(shù)器值時(shí)能夠準(zhǔn)確的判斷統(tǒng)計(jì)計(jì)數(shù)器是否溢出，CPU定時(shí)讀取統(tǒng)計(jì)計(jì)數(shù)器的刷新周期必須小于統(tǒng)計(jì)計(jì)數(shù)器計(jì)數(shù)溢出的周期。為了減輕CPU的負(fù)擔(dān)，刷新頻率不能過(guò)于頻繁，統(tǒng)計(jì)計(jì)數(shù)器計(jì)數(shù)溢出的周期不能太小，從而統(tǒng)計(jì)計(jì)數(shù)器的位寬不能過(guò)小。
為了滿足需求1，通常使用寄存器構(gòu)造統(tǒng)計(jì)計(jì)數(shù)器進(jìn)行累加計(jì)數(shù)，但為了能同時(shí)滿足需求2和需求3，由于統(tǒng)計(jì)計(jì)數(shù)器的數(shù)量很大，同時(shí)統(tǒng)計(jì)計(jì)數(shù)器的位寬也很大，需要消耗大量的寄存器，這種寄存器的大量消耗往往是無(wú)法承受的。
由于同樣比特?cái)?shù)的隨機(jī)存取存儲(chǔ)器(Random Access Memory，RAM)的成本遠(yuǎn)小于寄存器的成本，有時(shí)使用RAM來(lái)實(shí)現(xiàn)統(tǒng)計(jì)計(jì)數(shù)，這樣就可以在成本允許的情況下滿足需求2和需求3，但由于從RAM中讀取需要進(jìn)行累加的計(jì)數(shù)條目，然后增加計(jì)數(shù)值后，再重新存入RAM中時(shí)需要至少4個(gè)時(shí)鐘周期，在此周期內(nèi)，存儲(chǔ)于同一個(gè)RAM中的其余的計(jì)數(shù)條目不能進(jìn)行計(jì)數(shù)，不能滿足需求1。
因此，目前缺乏一種能夠在成本允許的情況下，滿足大量計(jì)數(shù)條目、長(zhǎng)刷新周期并能夠快速進(jìn)行統(tǒng)計(jì)的統(tǒng)計(jì)計(jì)數(shù)器。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種統(tǒng)計(jì)計(jì)數(shù)器，旨在解決現(xiàn)有技術(shù)中存在的統(tǒng)計(jì)計(jì)數(shù)器的實(shí)現(xiàn)成本高，難以滿足大量計(jì)數(shù)條目以及刷新周期小，不能滿足實(shí)際需要的問(wèn)題。
本發(fā)明是這樣實(shí)現(xiàn)的，一種大容量無(wú)刷新的高速統(tǒng)計(jì)計(jì)數(shù)器，所述統(tǒng)計(jì)計(jì)數(shù)器包括至少一個(gè)第一級(jí)計(jì)數(shù)器，用于產(chǎn)生計(jì)數(shù)值，并根據(jù)清零控制信號(hào)清零；選通器，用于根據(jù)選通控制信號(hào)從所述第一級(jí)計(jì)數(shù)器中選擇一個(gè)第一級(jí)選通計(jì)數(shù)器；累加器，用于將所述第一級(jí)選通計(jì)數(shù)器的計(jì)數(shù)值與第二級(jí)計(jì)數(shù)器輸出的計(jì)數(shù)值累加，輸出累加計(jì)數(shù)值；第二級(jí)計(jì)數(shù)器，用于將與所述第一級(jí)選通計(jì)數(shù)器的地址對(duì)應(yīng)的計(jì)數(shù)值輸出至累加器，并將所述累加計(jì)數(shù)值存入所述第一級(jí)選通計(jì)數(shù)器的原地址；以及刷新控制器，用于向所述選通器發(fā)送選通控制信號(hào)，產(chǎn)生所述第一級(jí)選通計(jì)數(shù)器在所述第二級(jí)計(jì)數(shù)器中的地址，控制所述第二級(jí)計(jì)數(shù)器的寫(xiě)使能將所述累加計(jì)數(shù)值存入所述第二級(jí)計(jì)數(shù)器中所述第一級(jí)選通計(jì)數(shù)器的原地址，并向所述第一級(jí)選通計(jì)數(shù)器發(fā)送清零控制信號(hào)；所述第二級(jí)計(jì)數(shù)器為RAM計(jì)數(shù)器。
所述第一級(jí)計(jì)數(shù)器為寄存器計(jì)數(shù)器。
所述第一級(jí)計(jì)數(shù)器為RAM計(jì)數(shù)器。
所述第二級(jí)計(jì)數(shù)器為雙端口RAM計(jì)數(shù)器。
當(dāng)對(duì)兩個(gè)讀寫(xiě)操作進(jìn)行仲裁時(shí)，所述第二級(jí)計(jì)數(shù)器為單端口RAM計(jì)數(shù)器。
所述刷新控制器的刷新周期為T＝N*t，其中，N為第一級(jí)計(jì)數(shù)器的條目總數(shù)，t為每一個(gè)第一級(jí)計(jì)數(shù)器條目累加需要的時(shí)鐘周期。
本發(fā)明提供的統(tǒng)計(jì)計(jì)數(shù)器能夠滿足大量計(jì)數(shù)條目、長(zhǎng)刷新周期并能夠快速進(jìn)行統(tǒng)計(jì)的應(yīng)用需求，且實(shí)現(xiàn)成本低。


圖1是本發(fā)明提供的統(tǒng)計(jì)計(jì)數(shù)器的結(jié)構(gòu)圖。
具體實(shí)施例方式
為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。
圖1示出了本發(fā)明提供的統(tǒng)計(jì)計(jì)數(shù)器的結(jié)構(gòu)，第一級(jí)計(jì)數(shù)器101周期性輸出計(jì)數(shù)值，第一級(jí)計(jì)數(shù)器101的數(shù)量不限，可以根據(jù)實(shí)際需要增減。作為本發(fā)明一個(gè)實(shí)施例，第一級(jí)計(jì)數(shù)器101采用寄存器實(shí)現(xiàn)，作為本發(fā)明的另一實(shí)施例也可以采用RAM實(shí)現(xiàn)。
第二級(jí)計(jì)數(shù)器102由RAM實(shí)現(xiàn)，該RAM為雙端口，一個(gè)端口用于讀取累加器105輸出的計(jì)數(shù)值，然后再重新存入到輸入至累加器105的計(jì)數(shù)值的原地址位置。另外一個(gè)端口用于CPU等外部設(shè)備通過(guò)統(tǒng)計(jì)采集總線讀取計(jì)數(shù)值。圖中，ADDRA/B為RAM的讀寫(xiě)地址A/B端口，WEA/B為RAM的寫(xiě)使能A/B端口，DINA/B為RAM的寫(xiě)數(shù)據(jù)A/B端口，DOUTA/B為RAM的讀數(shù)據(jù)A/B端口，CLKA/B為RAM的時(shí)鐘A/B端口。作為本發(fā)明的另一個(gè)實(shí)施例，如果對(duì)兩個(gè)讀寫(xiě)操作進(jìn)行仲裁，第二級(jí)計(jì)數(shù)器102也可采用單端口RAM來(lái)實(shí)現(xiàn)。
在本發(fā)明中，由于使用RAM相對(duì)于同樣容量的寄存器成本要低很多，因此可以使用很大位寬的RAM來(lái)存儲(chǔ)計(jì)數(shù)值，以實(shí)現(xiàn)極長(zhǎng)的刷新周期，相對(duì)于設(shè)備運(yùn)行時(shí)間可以看作無(wú)需刷新。例如，假設(shè)第二級(jí)計(jì)數(shù)器102采用64bit位寬計(jì)數(shù)器對(duì)一個(gè)千兆網(wǎng)口的進(jìn)行報(bào)文數(shù)量計(jì)數(shù)，刷新周期為264/1488095＝393081年其中，64為第二級(jí)計(jì)數(shù)器102位寬，1488095為1秒鐘一個(gè)千兆網(wǎng)口傳送報(bào)文的最大數(shù)量。
刷新控制器103向選通器104發(fā)送選通控制信號(hào)，選通某一個(gè)第一級(jí)計(jì)數(shù)器，將該第一級(jí)計(jì)數(shù)器的計(jì)數(shù)值輸出到累加器105；同時(shí)刷新控制器103產(chǎn)生該第一級(jí)計(jì)數(shù)器在第二級(jí)計(jì)數(shù)器102中相對(duì)應(yīng)的地址，第二級(jí)計(jì)數(shù)器102將此地址對(duì)應(yīng)的計(jì)數(shù)值輸出到累加器105。累加器105將第一級(jí)計(jì)數(shù)器101和第二級(jí)計(jì)數(shù)器102輸出的計(jì)數(shù)值進(jìn)行累加。刷新控制器103控制第二級(jí)計(jì)數(shù)器102的寫(xiě)使能將累加器105累加后的計(jì)數(shù)值存入第二級(jí)計(jì)數(shù)器102的原地址中。同時(shí)，刷新控制器103向該第一級(jí)計(jì)數(shù)器發(fā)送清零控制信號(hào)，該第一級(jí)計(jì)數(shù)器清零。當(dāng)進(jìn)入下一個(gè)刷新周期時(shí)，按照上述過(guò)程重復(fù)下一個(gè)計(jì)數(shù)循環(huán)。
由上述可知，由于第一級(jí)計(jì)數(shù)器101的計(jì)數(shù)值定期被刷新控制器103定期刷新，并累加到第二級(jí)計(jì)數(shù)器102中進(jìn)行緩存，因此第一級(jí)計(jì)數(shù)器101的位寬與CPU刷新周期無(wú)關(guān)，而與刷新控制器103的刷新周期相關(guān)。刷新控制器103的刷新周期為T＝N*t其中，N為第一級(jí)計(jì)數(shù)器101的條目總數(shù)，t為每一個(gè)第一級(jí)計(jì)數(shù)器101條目累加需要的時(shí)鐘周期。t一般為4個(gè)時(shí)鐘周期，假設(shè)有10個(gè)第一級(jí)計(jì)數(shù)器101條目總數(shù)，第一級(jí)計(jì)數(shù)器101運(yùn)行在100MHz，每個(gè)時(shí)鐘周期為10納秒，則T為400納秒，遠(yuǎn)小于外部CPU刷新一個(gè)計(jì)數(shù)器條目通常需要的至少微秒級(jí)刷新周期，只需要少量的比特位寬即可保證在刷新控制器103再次刷新之前的計(jì)數(shù)不溢出，因此第一級(jí)計(jì)數(shù)器101的計(jì)數(shù)位寬相對(duì)于現(xiàn)有技術(shù)來(lái)說(shuō)要減小很多，消耗的寄存器數(shù)量也會(huì)相應(yīng)減少。
在本發(fā)明中，第一級(jí)計(jì)數(shù)器101的位寬為M＝N*t*m其中，N為第一級(jí)計(jì)數(shù)器101的條目總數(shù)，t為每一個(gè)第一級(jí)計(jì)數(shù)器101條目累加需要的時(shí)鐘周期，m為第一級(jí)計(jì)數(shù)器101每周期增加計(jì)數(shù)值的二進(jìn)制位數(shù)。
以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種大容量無(wú)刷新的高速統(tǒng)計(jì)計(jì)數(shù)器，其特征在于，所述統(tǒng)計(jì)計(jì)數(shù)器包括至少一個(gè)第一級(jí)計(jì)數(shù)器，用于產(chǎn)生計(jì)數(shù)值，并根據(jù)清零控制信號(hào)清零；選通器，用于根據(jù)選通控制信號(hào)從所述第一級(jí)計(jì)數(shù)器中選擇一個(gè)第一級(jí)選通計(jì)數(shù)器；累加器，用于將所述第一級(jí)選通計(jì)數(shù)器的計(jì)數(shù)值與第二級(jí)計(jì)數(shù)器輸出的計(jì)數(shù)值累加，輸出累加計(jì)數(shù)值；第二級(jí)計(jì)數(shù)器，用于將與所述第一級(jí)選通計(jì)數(shù)器的地址對(duì)應(yīng)的計(jì)數(shù)值輸出至累加器，并將所述累加計(jì)數(shù)值存入所述第一級(jí)選通計(jì)數(shù)器的原地址；以及刷新控制器，用于向所述選通器發(fā)送選通控制信號(hào)，產(chǎn)生所述第一級(jí)選通計(jì)數(shù)器在所述第二級(jí)計(jì)數(shù)器中的地址，控制所述第二級(jí)計(jì)數(shù)器的寫(xiě)使能將所述累加計(jì)數(shù)值存入所述第二級(jí)計(jì)數(shù)器中所述第一級(jí)選通計(jì)數(shù)器的原地址，并向所述第一級(jí)選通計(jì)數(shù)器發(fā)送清零控制信號(hào)；所述第二級(jí)計(jì)數(shù)器為RAM計(jì)數(shù)器。
2.如權(quán)利要求1所述的大容量無(wú)刷新的高速統(tǒng)計(jì)計(jì)數(shù)器，其特征在于，所述第一級(jí)計(jì)數(shù)器為寄存器計(jì)數(shù)器。
3.如權(quán)利要求1所述的大容量無(wú)刷新的高速統(tǒng)計(jì)計(jì)數(shù)器，其特征在于，所述第一級(jí)計(jì)數(shù)器為RAM計(jì)數(shù)器。
4.如權(quán)利要求1所述的大容量無(wú)刷新的高速統(tǒng)計(jì)計(jì)數(shù)器，其特征在于，所述第二級(jí)計(jì)數(shù)器為雙端口RAM計(jì)數(shù)器。
5.如權(quán)利要求1所述的大容量無(wú)刷新的高速統(tǒng)計(jì)計(jì)數(shù)器，其特征在于，當(dāng)對(duì)兩個(gè)讀寫(xiě)操作進(jìn)行仲裁時(shí)，所述第二級(jí)計(jì)數(shù)器為單端口RAM計(jì)數(shù)器。
6.如權(quán)利要求1所述的大容量無(wú)刷新的高速統(tǒng)計(jì)計(jì)數(shù)器，其特征在于，所述刷新控制器的刷新周期為T＝N*t，其中，N為第一級(jí)計(jì)數(shù)器的條目總數(shù)，t為每一個(gè)第一級(jí)計(jì)數(shù)器條目累加需要的時(shí)鐘周期。
全文摘要
本發(fā)明適用于芯片設(shè)計(jì)領(lǐng)域，提供了一種大容量無(wú)刷新的高速統(tǒng)計(jì)計(jì)數(shù)器，所述統(tǒng)計(jì)計(jì)數(shù)器包括至少一個(gè)第一級(jí)計(jì)數(shù)器，選通器，累加器，第二級(jí)計(jì)數(shù)器，以及刷新控制器，所述第二級(jí)計(jì)數(shù)器為RAM計(jì)數(shù)器。本發(fā)明提供的統(tǒng)計(jì)計(jì)數(shù)器能夠滿足大量計(jì)數(shù)條目、長(zhǎng)刷新周期并能夠快速進(jìn)行統(tǒng)計(jì)的應(yīng)用需求，且實(shí)現(xiàn)成本低。
文檔編號(hào)H03K23/00GK101079623SQ200610060759
公開(kāi)日2007年11月28日 申請(qǐng)日期2006年5月25日 優(yōu)先權(quán)日2006年5月25日
發(fā)明者王峻, 鄧子星, 李 浩 申請(qǐng)人:李 浩