專利名稱：采用靈敏放大器結(jié)構(gòu)的下降沿cmos觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
“采用靈敏放大器結(jié)構(gòu)的下降沿CMOS觸發(fā)器”直接應(yīng)用的技術(shù)領(lǐng)域是采用靈敏放大器結(jié)構(gòu)的下降沿低功耗觸發(fā)器電路設(shè)計(jì)。所提出電路是一類適用于低擺幅時(shí)鐘信號(hào)網(wǎng)絡(luò)技術(shù)的且需要下降沿觸發(fā)的低功耗CMOS觸發(fā)器電路單元。
背景技術(shù)：
隨著CMOS集成電路制造工藝的進(jìn)步，集成電路的規(guī)模和復(fù)雜性日益增大，集成電路的功耗和散熱問(wèn)題越來(lái)越得到來(lái)自工業(yè)界和學(xué)術(shù)界的重視?；谀壳暗募呻娐吩O(shè)計(jì)風(fēng)格，在大規(guī)模數(shù)字電路系統(tǒng)中，時(shí)鐘網(wǎng)絡(luò)消耗的能量占整個(gè)電路總耗能的比例一直居高不下；其中，電路工作狀態(tài)下，消耗在時(shí)鐘互連線網(wǎng)和時(shí)序電路單元(觸發(fā)器Flip-Flop)的能量又成為時(shí)鐘網(wǎng)絡(luò)能耗的重要來(lái)源，并且二者的功耗比例有不斷增加的趨勢(shì)(見文獻(xiàn)David E.Duarte，N.Vijaykrishnan，and Mary Jane Irwin，“A Clock Power Model to Evaluate Impact of Architecturaland Technology Optimizations”，IEEE Transactions on Very Large Scale Integration(VLSI)Systems，vol.10，no.6，pp.844-855，December 2002.)。
同時(shí)在大規(guī)模集成電路的設(shè)計(jì)中，會(huì)用到時(shí)鐘下降沿觸發(fā)的觸發(fā)器，這類觸發(fā)器常用來(lái)優(yōu)化電路時(shí)序，改進(jìn)流水線結(jié)構(gòu)。隨著對(duì)大規(guī)模集成電路的設(shè)計(jì)性能要求的不斷提高，下降沿觸發(fā)器運(yùn)用愈來(lái)愈多，它的功耗和延時(shí)性能在集成電路領(lǐng)域愈加受到關(guān)注。
CMOS集成電路的功耗來(lái)源主要有動(dòng)態(tài)功耗、靜態(tài)功耗、短路電流功耗和泄漏電流功耗。其中動(dòng)態(tài)功耗占主要部分。在一定電路性能約束下，CMOS集成電路某節(jié)點(diǎn)的動(dòng)態(tài)功耗PDynamic是該節(jié)點(diǎn)負(fù)載電容CL、電源電壓VDD和該節(jié)點(diǎn)的電壓擺幅VSwing的函數(shù)，即PDynamic＝CLVDDVSwingfα (1)其中，f為電路的工作頻率，α為信號(hào)活性。從式(1)中可見，減小α、CL、VDD和VSwing均可以減小電路的動(dòng)態(tài)功耗。區(qū)別于數(shù)據(jù)信號(hào)線網(wǎng)，時(shí)鐘信號(hào)線網(wǎng)具有大互連線寄生電容和高信號(hào)活性的特點(diǎn)，通過(guò)降低時(shí)鐘信號(hào)線網(wǎng)的電壓信號(hào)擺幅VSwing可以在保證電路性能的條件下減小時(shí)鐘互連線上消耗的能量。觸發(fā)器電路單元廣泛應(yīng)用于集成電路設(shè)計(jì)，其中也不乏下降沿觸發(fā)器電路的使用。如圖1所示是下降沿觸發(fā)器電路單元示意圖。如圖2所示為廣泛應(yīng)用在數(shù)字電路標(biāo)準(zhǔn)單元庫(kù)設(shè)計(jì)中的傳統(tǒng)的下降沿觸發(fā)器電路單元基本電路結(jié)構(gòu)。這里以Verisilicon 0.15μm工藝數(shù)字標(biāo)準(zhǔn)單元庫(kù)中互補(bǔ)輸出，上升沿觸發(fā)的觸發(fā)器電路單元FFDNHD1X為例說(shuō)明(見文獻(xiàn)“SPICE Model of 0.15um Generic(1.5V/3.3V)1P7M Process”Document numberGSMC_L015S7G0_SPI_V 1.3 &“VeriSilicon GSMC 0.15μm High-DensityStandard Cell Library Databook”)。這種電路結(jié)構(gòu)的主要特點(diǎn)是電路結(jié)構(gòu)比較簡(jiǎn)單，只需將三態(tài)反相器的cn端與c端的連接方式交換，就能從上升沿觸發(fā)變成下降沿觸發(fā)，它的缺點(diǎn)在于時(shí)鐘反相器的負(fù)載較大，功耗大，不適合低時(shí)鐘信號(hào)擺幅時(shí)鐘網(wǎng)絡(luò)系統(tǒng)的設(shè)計(jì)。H.Kawaguchi提出一種可以采用低電壓擺幅時(shí)鐘信號(hào)驅(qū)動(dòng)的觸發(fā)器電路RCSFF(見文獻(xiàn)H.Kawaguchi and T.Sakurai“A Reduced Clock-Swing Flip-Flop(RCSFF)for 63％ Power Reduction”′，IEEEJOURNAL OF SOLID-STATE CIRCUITS，VOL.33，NO.5，MAY 1998，PP.807-811.)，在此基礎(chǔ)上，Y.Zhang提出一種條件預(yù)充結(jié)構(gòu)的低電壓擺幅時(shí)鐘信號(hào)驅(qū)動(dòng)的觸發(fā)器電路SAFF_CP(見文獻(xiàn)Y.Zhang，H.Yang，and H.Wang，“Low clock-swing conditional-precharge flip-flop for more than30％ power reduction，”Electron.Lett.，vol.36，no.9，pp.785-786，Apr.2000.)如圖3所示。但他們都只涉及上升沿觸發(fā)的情形，沒(méi)有提及低功耗下降沿觸發(fā)器的設(shè)計(jì)。且這類觸發(fā)器結(jié)構(gòu)本身只用到一個(gè)單相位的時(shí)鐘，沒(méi)有時(shí)鐘反相器，不可能應(yīng)用傳統(tǒng)的交換clk和ckn(clk的反相)的方式來(lái)實(shí)現(xiàn)下降沿觸發(fā)器。如果我們簡(jiǎn)單地對(duì)時(shí)鐘加一個(gè)反相器，再運(yùn)用SAFF_CP，那這個(gè)反相器一直在空翻，耗費(fèi)大量能量，并且惡化了延時(shí)，無(wú)法適應(yīng)低功耗的要求。如果我們尋找一種條件預(yù)放式的觸發(fā)器，電路結(jié)構(gòu)與SAFF_CP對(duì)偶，那么由于P管相對(duì)于N管較弱的充電能力，使得電路時(shí)延極大，在實(shí)際運(yùn)用中不可行。低功耗下降沿觸發(fā)器的設(shè)計(jì)一定程度上存在著空白。
G.M.Blare提到一種高速差分雙邊沿觸發(fā)型觸發(fā)器(見文獻(xiàn)G.M.Blare，“Comments on‘NewSingle-Clock COMS Latchs and Flip-Flops with Improved Speed and Power Savings’，”IEEE J.Solid-State Circuits，Vol.32，NO.10，pp.1610-1611，Oct.1997.)，如圖4所示。它從本質(zhì)上講還是上升沿觸發(fā)，其下降沿觸發(fā)部分的設(shè)計(jì)主要是利用了時(shí)鐘反相器。但是它的部分電路結(jié)構(gòu)有啟發(fā)意義。

發(fā)明內(nèi)容
本發(fā)明的目的是為了適應(yīng)低功耗要求，提出一種采用靈敏放大器結(jié)構(gòu)的下降沿觸發(fā)器結(jié)構(gòu)。其電路結(jié)構(gòu)簡(jiǎn)單，兩個(gè)互補(bǔ)輸出端信號(hào)翻轉(zhuǎn)延時(shí)較為對(duì)稱，延時(shí)性能有明顯的改善，相比傳統(tǒng)的數(shù)字標(biāo)準(zhǔn)單元可節(jié)省20％以上的功耗，如圖5所示。
本發(fā)明的特征在于1、所述D觸發(fā)器含有靈敏放大級(jí)，包括兩個(gè)反相器記為XIVG16和XIVG15，該反相器XIVG16的輸出端與反相器XIVG15的輸入端相連，構(gòu)成節(jié)點(diǎn)SALATCN_N；該反相器XIVG16的輸入端與反相器XIVG15的輸出端相連，構(gòu)成節(jié)點(diǎn)SALATCN_P；第1NMOS管，記為MN1管，該MN1管的源極和所述節(jié)點(diǎn)SALATCN_P相連；該MN1管的柵極接輸入數(shù)據(jù)信號(hào)DB；該MN1管的襯底接地；第2NMOS管，記為MN2管，該MN2管的源極和所述節(jié)點(diǎn)SALATCN_N相連；該MN1管的襯底接地；該MN1管的柵極接輸入數(shù)據(jù)信號(hào)D；該D信號(hào)和所述信號(hào)DB反相；第3NMOS管，記為MN3管，該MN3管的源極同時(shí)與所述MN1管和MN2管的漏極相連；該MN3管的柵極接時(shí)鐘信號(hào)CLK的反相信號(hào)CKN；該MN3管的襯底和漏極相連后接地；第一反相器記為XIVG1，該反相器的輸入端接輸入信號(hào)D，輸出是該輸入數(shù)據(jù)信號(hào)的反相信號(hào)DB，接到所述MN1管的柵極；觸發(fā)器輸出級(jí)，含有第4反相器，記為緩沖反相器XIVG4，該反相器XIVG4的輸入端與所述節(jié)點(diǎn)SALATCN_P相連；第5反相器，記為緩沖反相器XIVG5，該反相器XIVG5的輸入端與所述節(jié)點(diǎn)SALATCN_N相連；第1CMOS傳輸門，記為XOUT1，由一個(gè)襯底接地的NMOS管和一個(gè)襯底偏置的PMOS管兩者并接而成，所述兩管的源極相連后與所述緩沖反相器XIVG4的輸出端相連；第2CMOS傳輸門，記為XOUT2，由一個(gè)襯底接地的NMOS管和一個(gè)襯底偏置的PMOS管兩者并接而成，所述兩管的源極相連后與所述緩沖反相器XIVG5的輸出端相連；第0反相器，記為XIVG0，時(shí)鐘信號(hào)CLK的反相信號(hào)CKN同時(shí)接入所述反相器XIVG0的輸入端以及所述第1、第2兩個(gè)CMOS傳輸門中PMOS管的柵極；所述反相器XIVG0的輸出端同時(shí)與所述第1、第2兩個(gè)CMOS傳輸門中NMOS管的柵極相連；電位保持器，含有兩個(gè)相互之間首尾相接的反相器，分別記為XIVG6、XIVG7，其中，所述反相器XIVG6的輸入端和反相器XIVG7的輸出端相連后與所述第1COMS傳輸門中NMOS管和PMOS管的漏極相連，形成節(jié)點(diǎn)QI；所述反相器XIVG6的輸出端和反相器XIVG7的輸入端相連后與所述第2COMS傳輸門中NMOS管和PMOS管的漏極相連，形成節(jié)點(diǎn)QNI；第2反相器，記為XIVG2，該反相器的輸入端與所述QI節(jié)點(diǎn)相連，而輸出端產(chǎn)生所述CMOS觸發(fā)器的輸出信號(hào)Q；第3反相器，記為XIVG3，該反相器的輸入端與所述QNI節(jié)點(diǎn)相連，而輸出端產(chǎn)生所述CMOS觸發(fā)器的輸出信號(hào)Qb。
2、所述D觸發(fā)器是一種具有置位功能的下降沿D觸發(fā)器，還含有第4NMOS管，記為M4管，該M4管的源極與所述MN1管和MN2管的漏極相連；該M4管的漏極與所述MN3管的源極相連；該M4管的襯底接地；第10反相器，記為XIVG000，該反相器的輸入端與所述M4管的柵極相連后連接置位信號(hào)SN；第5NMOS管，記為M5管，該M5管的柵極接所述反相器XIVG000的輸出端；該M5管的源極接所述節(jié)點(diǎn)SALATCH_N；該M5管的漏極和襯底相連后接地；第6NMOS管，記為M6管，該M6管的源極接所述節(jié)點(diǎn)QI；該M6管的漏極和襯底相連后接地，而柵極接置位信號(hào)SN的反相信號(hào)S。
3、所述D觸發(fā)器是一種具有復(fù)位功能的下降沿D觸發(fā)器，還含有第4NMOS管，記為M4管，該M4管的源極與所述MN1管和MN2管的漏極相連；該M4管的漏極與所述MN3管的源極相連；該M4管的襯底接地；第10反相器，記為XIVG000，該反相器的輸入端與所述M4管的柵極相連后連接復(fù)位信號(hào)RN；第5NMOS管，記為M5管，該M5管的柵極接所述反相器XIVG000的輸出端；該M5管的源極接所述節(jié)點(diǎn)SALATCH_P；該M5管的漏極和襯底相連后接地；第6NMOS管，記為M6管，該M6管的源極接所述節(jié)點(diǎn)QNI；該M6管的漏極和襯底相連后接地，而柵極接復(fù)位信號(hào)RN的反相信號(hào)R。
4、所述D觸發(fā)器是一種具有置位和復(fù)位功能的下降沿D觸發(fā)器，還含有置位時(shí)截?cái)噍斎胪酚玫腘MOS管，記為MS4管，該MS4管的源極與所述MN1管的漏極相連；該MS4管的漏極接所述MN3管的源極；復(fù)位時(shí)截?cái)噍斎胪酚玫腘MOS管，記為MR4管，該MR4管的源極與所述MN2管的漏極相連；該MR4管的漏極接所述MN3管的源極；該MR4管的襯底與所述MS4管的襯底相連后接地；第10反相器，記為XIVG000，該反相器的輸入端與所述MS4管的柵極相連后連接置位信號(hào)SN；該反相器輸出反相后的置位信號(hào)S；或非門，記為XNR1X，該或非門的一個(gè)輸入端與所述MR4的柵極相連后接復(fù)位信號(hào)RN，而另一個(gè)輸入端接反相后的置位信號(hào)S；復(fù)位信號(hào)控制的第1個(gè)下拉NMOS管，記為MR5管；該MR5管的柵極接所述或非門XNR1X的輸出復(fù)位信號(hào)R；該MR5的源極接所述節(jié)點(diǎn)SALATCH_P，而漏極和襯底相連后接地；復(fù)位信號(hào)控制的第2個(gè)下拉NMOS管，記為MR6管；該MR6管的源極接所述節(jié)點(diǎn)QNI；該MR6管的柵極接復(fù)位信號(hào)R，而漏極和襯底相連后接地；置位信號(hào)控制的第1個(gè)上拉PMOS管，記為MS5管；該MS5管的柵極接置位信號(hào)SN；該MS5的源極接所述節(jié)點(diǎn)SALATCH_P，而漏極和襯底相連后接電源VDD；置位信號(hào)控制的第2個(gè)上拉PMOS管，記為MS6管；該MS6管的柵極接置位信號(hào)SN；該MS5的源極接所述節(jié)點(diǎn)QNI，而漏極和襯底相連后接電源VDD。
5、所述D觸發(fā)器是一種具有掃描測(cè)試功能的下降沿D觸發(fā)器，還含有掃描測(cè)試控制電路，該電路含有第1CMOS傳輸門，記為XTG1G1，該傳輸門由一個(gè)襯底接地的NMOS管和一個(gè)襯底偏置的PMOS管兩者并接而成，所述兩管的源極相接后連接輸入數(shù)據(jù)信號(hào)D；第2CMOS傳輸門，記為XTG1G2，該傳輸門由一個(gè)襯底接地的NMOS管和一個(gè)襯底偏置的PMOS管兩者并接而成，所述兩管的源極相接后連接測(cè)試信號(hào)TI；測(cè)試控制用的反相器，記為XIVG00，該反相器的輸入端在和所述第1CMOS傳輸門中PMOS管的柵極、第2CMOS傳輸門中NMOS管的柵極相連后接測(cè)試使能信號(hào)TE；該反相器的輸出端和所述第1CMOS傳輸門中NMOS管的柵極、第2CMOS傳輸門中PMOS管的柵極相連；所述第1、第2兩個(gè)CMOS傳輸門的輸出級(jí)是第1、第2兩個(gè)CMOS傳輸門中所述各管漏極的連接點(diǎn)，它向所述靈敏放大器級(jí)電路內(nèi)所述的MN2管的柵極、第1反相器XIVG1的輸入端發(fā)送輸入數(shù)據(jù)信號(hào)FD。
6、所述D觸發(fā)器是一種具有異步置位功能和掃描測(cè)試功能的下降沿D觸發(fā)器，比前面提到異步置位功能的下降沿D觸發(fā)器的還含有掃描測(cè)試控制電路，該電路含有第1CMOS傳輸門，記為XTG1G1，該傳輸門由一個(gè)襯底接地的NMOS管和一個(gè)襯底偏置的PMOS管兩者并接而成，所述兩管的源極相接后連接輸入數(shù)據(jù)信號(hào)D；
第2CMOS傳輸門，記為XTG1G2，該傳輸門由一個(gè)襯底接地的NMOS管和一個(gè)襯底偏置的PMOS管兩者并接而成，所述兩管的源極相接后連接測(cè)試信號(hào)TI；測(cè)試控制用的反相器，記為XIVG00，該反相器的輸入端在和所述第1CMOS傳輸門中PMOS管的柵極、第2CMOS傳輸門中NMOS管的柵極相連后接測(cè)試使能信號(hào)TE；該反相器的輸出端和所述第1CMOS傳輸門中NMOS管的柵極、第2CMOS傳輸門中PMOS管的柵極相連；所述第1、第2兩個(gè)CMOS傳輸門的輸出級(jí)是第1、第2兩個(gè)CMOS傳輸門中所述各管漏極的連接點(diǎn)，它向所述靈敏放大器級(jí)電路內(nèi)所述的MN2管的柵極、第1反相器XIVG1的輸入端發(fā)送輸入數(shù)據(jù)信號(hào)FD。
7、所述D觸發(fā)器是一種具有異步復(fù)位功能和掃描測(cè)試功能的下降沿D觸發(fā)器，比前面提到異步復(fù)位功能的下降沿D觸發(fā)器還含有掃描測(cè)試控制電路，該電路含有第1CMOS傳輸門，記為XTG1G1，該傳輸門由一個(gè)襯底接地的NMOS管和一個(gè)襯底偏置的PMOS管兩者并接而成，所述兩管的源極相接后連接輸入數(shù)據(jù)信號(hào)D；第2CMOS傳輸門，記為XTG1G2，該傳輸門由一個(gè)襯底接地的NMOS管和一個(gè)襯底偏置的PMOS管兩者并接而成，所述兩管的源極相接后連接測(cè)試信號(hào)TI；測(cè)試控制用的反相器，記為XIVG00，該反相器的輸入端在和所述第1CMOS傳輸門中PMOS管的柵極、第2CMOS傳輸門中NMOS管的柵極相連后接測(cè)試使能信號(hào)TE；該反相器的輸出端和所述第1CMOS傳輸門中NMOS管的柵極、第2CMOS傳輸門中PMOS管的柵極相連；所述第1、第2兩個(gè)CMOS傳輸門的輸出級(jí)是第1、第2兩個(gè)CMOS傳輸門中所述各管漏極的連接點(diǎn)，它向所述靈敏放大器級(jí)電路內(nèi)所述的MN2管的柵極、第1反相器XIVG1的輸入端發(fā)送輸入數(shù)據(jù)信號(hào)FD。
8、所述D觸發(fā)器是一種具有異步置位和復(fù)位功能且具有掃描測(cè)試功能的下降沿D觸發(fā)器，比前面提到異步置位和復(fù)位功能的下降沿D觸發(fā)器還含有掃描測(cè)試控制電路，該電路含有第1CMOS傳輸門，記為XTG1G1，該傳輸門由一個(gè)襯底接地的NMOS管和一個(gè)襯底偏置的PMOS管兩者并接而成，所述兩管的源極相接后連接輸入數(shù)據(jù)信號(hào)D；第2CMOS傳輸門，記為XTG1G2，該傳輸門由一個(gè)襯底接地的NMOS管和一個(gè)襯底偏置的PMOS管兩者并接而成，所述兩管的源極相接后連接測(cè)試信號(hào)TI；
測(cè)試控制用的反相器，記為XIVG00，該反相器的輸入端在和所述第1CMOS傳輸門中PMOS管的柵極、第2CMOS傳輸門中NMOS管的柵極相連后接測(cè)試使能信號(hào)TE；該反相器的輸出端和所述第1CMOS傳輸門中NMOS管的柵極、第2CMOS傳輸門中PMOS管的柵極相連；所述第1、第2兩個(gè)CMOS傳輸門的輸出級(jí)是第1、第2兩個(gè)CMOS傳輸門中所述各管漏極的連接點(diǎn)，它向所述靈敏放大器級(jí)電路內(nèi)所述的MN2管的柵極、第1反相器XIVG1的輸入端發(fā)送輸入數(shù)據(jù)信號(hào)FD。
本發(fā)明的有益效果是與傳統(tǒng)的數(shù)字標(biāo)準(zhǔn)單元觸發(fā)器電路FFDNHD1X比較，本發(fā)明提出的FFDNHD1X_SCB_FCS觸發(fā)器在相同的測(cè)試條件下，可以節(jié)省高于20％的功耗。并且電路的結(jié)構(gòu)得到簡(jiǎn)化，電路面積較小，電路延時(shí)特性，建立時(shí)間和亞穩(wěn)態(tài)時(shí)間特性改善明顯。所提出的電路技術(shù)非常適合作為數(shù)字電路標(biāo)準(zhǔn)單元并應(yīng)用在低功耗集成電路設(shè)計(jì)中。


圖1.下降沿觸發(fā)器電路單元示意圖，D為數(shù)據(jù)信號(hào)輸入端，CKN為時(shí)鐘信號(hào)輸入端，Q和Qb為互補(bǔ)信號(hào)輸出端；圖2.Verisilicon 0.15μm工藝數(shù)字標(biāo)準(zhǔn)單元庫(kù)中互補(bǔ)輸出且下降沿觸發(fā)的觸發(fā)器電路單元FFDNHD1X電路結(jié)構(gòu)圖；圖3.SAFF_CP觸發(fā)器電路結(jié)構(gòu)圖；圖4.一種高速差分雙邊沿觸發(fā)型觸發(fā)器的電路結(jié)構(gòu)圖；圖5.本發(fā)明所述的靈敏放大器結(jié)構(gòu)的下降沿觸發(fā)器FFDNHD1X_SCB_FCS電路結(jié)構(gòu)圖。
圖6.另一種靈敏放大器結(jié)構(gòu)的下降沿觸發(fā)器電路結(jié)構(gòu)圖。
圖7.一種改進(jìn)型靈敏放大器結(jié)構(gòu)的下降沿觸發(fā)器電路結(jié)構(gòu)圖。
圖8.帶異步置位端的FFDNSHD1X_SCB_FCS觸發(fā)器電路結(jié)構(gòu)圖。
圖9.帶異步復(fù)位端的FFDNRHD1X_SCB_FCS觸發(fā)器電路結(jié)構(gòu)圖。
圖10.帶異步置位、復(fù)位端的FFDNSRHD1X_SCB_FCS觸發(fā)器電路結(jié)構(gòu)圖。
圖11.帶掃描測(cè)試功能端的FFSDNHD1X_SCB_FCS觸發(fā)器電路結(jié)構(gòu)圖。
圖12.帶掃描測(cè)試功能端及異步置位端的FFSDNSHD1X_SCB_FCS觸發(fā)器電路結(jié)構(gòu)圖。
圖13.帶掃描測(cè)試功能端及異步復(fù)位端的FFSDNRHD1X_SCB_FCS觸發(fā)器電路結(jié)構(gòu)圖。
圖14.帶掃描測(cè)試功能端及異步置位復(fù)位端的FFSDNSRHD1X_SCB_FCS觸發(fā)器電路結(jié)構(gòu)圖。
具體實(shí)施例方式
本發(fā)明解決其技術(shù)問(wèn)題的技術(shù)方案是本發(fā)明提出的采用靈敏放大器結(jié)構(gòu)的下降沿觸發(fā)器FFDNHD1X_SCB_FCS，如圖5所示。第一級(jí)電路的核心結(jié)構(gòu)是由兩個(gè)反相器首尾相接構(gòu)成的靈敏放大器結(jié)構(gòu)。這一結(jié)構(gòu)存在正反饋，能夠加速狀態(tài)的穩(wěn)定，其雙穩(wěn)態(tài)特性又便于保存住數(shù)據(jù)。D信號(hào)以差分輸入結(jié)構(gòu)分別控制SALATCH_P，SALATCH_N的兩條下拉放電回路，達(dá)到互補(bǔ)輸入。再由ckn驅(qū)動(dòng)N管一并控制放電回路。這樣做首先用N管放電來(lái)驅(qū)動(dòng)電路，電路工作速度快，其次是用差分輸入，版圖較為對(duì)稱，上升時(shí)延、下降時(shí)延相差不大。第二級(jí)電路依次采用緩沖反相器，傳輸門，電位保持單元(holder)，輸出級(jí)。為了提高電路工作速度，本發(fā)明采用了完全對(duì)稱的結(jié)構(gòu)，雖然從純粹邏輯功能的角度，圖5中緩沖反相器XIVG5和傳輸門XOUT2也許是多余的，但有了它們，對(duì)第二級(jí)的節(jié)點(diǎn)QI、QNI就不僅僅是單純的灌電流或者拉電流，而是對(duì)其中一個(gè)節(jié)點(diǎn)灌電流的同時(shí)，對(duì)另一個(gè)節(jié)點(diǎn)拉電流。上述設(shè)計(jì)明顯降低了電路的時(shí)延，同時(shí)使電路輸出端上升沿延時(shí)和下降沿延時(shí)較為對(duì)稱。且這樣設(shè)計(jì)之后，對(duì)電路第二級(jí)節(jié)點(diǎn)的驅(qū)動(dòng)的任務(wù)主要由兩個(gè)緩沖反相器承擔(dān)，電位保持單元(holder)的管子尺寸可以做得很小，也就減小了節(jié)點(diǎn)QI、QNI的電容，從而提高了電路工作速度。其中，電位保持單元(holder)不僅消除了傳輸門輸出端的三態(tài)效應(yīng)，而且還在一定程度上成了一個(gè)提速單元。
當(dāng)ckn為低電平時(shí)第一級(jí)放電回路被截?cái)啵珼和DB信號(hào)輸入支路被封鎖，QI、QNI、SALATCH_P，SALATCH_N節(jié)點(diǎn)電位在電位保持單元(holder)的作用下得以保持。當(dāng)ckn上升沿來(lái)臨時(shí)，第一級(jí)放電回路打開，SALATCH_P，SALATCH_N電位隨輸入D和DB信號(hào)的翻轉(zhuǎn)而翻轉(zhuǎn)。注意此時(shí)傳輸門XOUT1，XOUT2是封鎖的，所以兩個(gè)緩沖器XIVG4、XIVG5是近乎空載的。同時(shí)第二級(jí)在HOLDER的作用下保持原有狀態(tài)。當(dāng)時(shí)鐘下降沿到達(dá)時(shí)，D和DB輸入路徑被切斷，第一級(jí)保持原有狀態(tài)不變，傳輸門打開，驅(qū)動(dòng)第二級(jí)變到新狀態(tài)輸出。當(dāng)然，如果我們把第一級(jí)的尺寸加大，不要這兩個(gè)緩沖器XIVG4、XIVG5，而讓靈敏放大器直接驅(qū)動(dòng)后級(jí)，這在邏輯上是可行的，但有了這兩個(gè)緩沖器，很好地隔離了兩級(jí)節(jié)點(diǎn)電容，有利于減小靈敏放大器尺寸，避免了小管子驅(qū)動(dòng)大負(fù)載，使電路性能比較穩(wěn)定，整體延時(shí)得到降低。此電路雖然沒(méi)有預(yù)充，預(yù)放過(guò)程，但只要D狀態(tài)不變，電路沒(méi)有隨ckn多余的翻轉(zhuǎn)，電路內(nèi)部電容又都很小，所以很大的減小了功耗！即使是第二級(jí)用到了一個(gè)時(shí)鐘反相器，但它的負(fù)載是很輕的，相對(duì)來(lái)說(shuō)，功耗可以接受。
圖6所示電路是圖5的雛形。它的基本原理與FFDNHD1X_SCB_FCS相同。不同之處在于圖6所示電路中，D和DB信號(hào)是簡(jiǎn)單地通過(guò)兩個(gè)ckn控制的P管加到節(jié)點(diǎn)SALATCH_P，SALATCH_N的，這樣做也比較直接簡(jiǎn)易，第一級(jí)電路翻轉(zhuǎn)時(shí)，D和DB一邊拉電流，一邊灌電流，速度也很快。但是這種電路D信號(hào)引腳上功耗增加不少，對(duì)內(nèi)部節(jié)點(diǎn)電容比較敏感，不易調(diào)節(jié)。
圖7所示電路是圖5電路的一種變形與改進(jìn)。它的基本原理與FFDNHD1X_SCB_FCS相同，不同之處主要是在第一級(jí)增加了三個(gè)驅(qū)動(dòng)P管。這三個(gè)管分別由D、DB、CLK控制，在電路連接方式上與下拉的三個(gè)N管對(duì)偶，在功能上與下拉的驅(qū)動(dòng)管作用互補(bǔ)。這樣做明顯降低了時(shí)延。不足之處在于功耗有所增加，版圖繪制比較困難。
本發(fā)明的必要技術(shù)特征是首先，觸發(fā)器電路采用靈敏放大器結(jié)構(gòu)，D和DB信號(hào)在時(shí)鐘控制下，由放電支路對(duì)稱輸入。其次第二級(jí)采用緩沖反相器，傳輸門，電位保持單元(holder)的結(jié)構(gòu)用緩沖反相器來(lái)隔離兩級(jí)節(jié)點(diǎn)電容；用傳輸門來(lái)控制時(shí)序；用電位保持單元來(lái)消除三態(tài)節(jié)點(diǎn)，穩(wěn)定電位，提高速度。最后，第二級(jí)電路采用完全對(duì)稱結(jié)構(gòu)，將第一級(jí)保存的數(shù)據(jù)獨(dú)立送至第二級(jí)，這樣提高了第二級(jí)工作速度，還使得數(shù)據(jù)輸出端上升沿延時(shí)、下降沿延時(shí)比較對(duì)稱。
為了比較本發(fā)明所提出的FFDNHD1X_SCB_FCS觸發(fā)器相對(duì)于傳統(tǒng)的觸發(fā)器電路FFDNHD1X的性能特點(diǎn)，我們采用Versilicon 1.5-V 0.15μm工藝，使用電路仿真工具HSPICE對(duì)兩種電路結(jié)構(gòu)進(jìn)行了仿真比較分析。
表1所示為兩種觸發(fā)器電路動(dòng)態(tài)功耗數(shù)據(jù)比較。電路動(dòng)態(tài)功耗仿真中時(shí)鐘信號(hào)輸入CLK為100MHz，50％占空比方波信號(hào)(0V-1.5V)。數(shù)據(jù)信號(hào)輸入D為20MHz，50％占空比方波信號(hào)(0V-1.5V)。輸入信號(hào)轉(zhuǎn)換時(shí)間為0.104ns。觸發(fā)器電路輸出端接20fF電容負(fù)載。其中Q Loaded，Qb Empty代表Q輸出端接20fF電容負(fù)載，其互補(bǔ)輸出端Qb空載(即不接負(fù)載)。Qb Loaded，Q Empty代表Qb輸出端接20fF電容負(fù)載，而Q輸出端空載。動(dòng)態(tài)功耗數(shù)據(jù)單位為微瓦特(uW)。
表1觸發(fā)器動(dòng)態(tài)功耗比較

表2所示為兩種觸發(fā)器電路延時(shí)性能的比較。時(shí)延性能的定義方式如下當(dāng)輸入數(shù)據(jù)D信號(hào)的翻轉(zhuǎn)遠(yuǎn)遠(yuǎn)提前于clk的跳變沿時(shí)，clk到輸出Q的延時(shí)不受亞穩(wěn)態(tài)效應(yīng)的影響，此延時(shí)稱為靜態(tài)時(shí)延，靜態(tài)時(shí)延的105％定義為延時(shí)(Delay)。當(dāng)clk到輸出Q的延時(shí)等于Delay(即靜態(tài)時(shí)延的105％)時(shí)，輸入數(shù)據(jù)D信號(hào)的翻轉(zhuǎn)相對(duì)于clk的跳變沿的提前時(shí)間定義為亞穩(wěn)態(tài)周期(Tmp)；亞穩(wěn)態(tài)周期和此時(shí)延時(shí)的和定義為總延時(shí)(即Total Delay＝Tmp+Delay)。
兩種觸發(fā)器電路采用相同的電路配置，輸入信號(hào)轉(zhuǎn)換時(shí)間為0.05ns，互補(bǔ)輸出端Q和Qb負(fù)載為0.02pF。RISE和FALL分別表示輸出信號(hào)上升沿和輸出信號(hào)下降沿；Tmp、Delay和Total Delay都是在上述定義下Q輸出端的數(shù)據(jù)指標(biāo)。延時(shí)數(shù)據(jù)單位是納秒(ns)。
表2觸發(fā)器Total Delay比較

表3為兩種結(jié)構(gòu)觸發(fā)器版圖面積比較。其中在版圖設(shè)計(jì)的規(guī)則中，其寬度固定，長(zhǎng)度必須為0.56um的整數(shù)倍。長(zhǎng)度的單位是微米(um)。面積的單位是平方微米(um2)。
表3觸發(fā)器版圖面積比較

由上述數(shù)據(jù)的比較可以看出，本發(fā)明所采用的可測(cè)試觸發(fā)器的結(jié)構(gòu)與傳統(tǒng)的數(shù)字標(biāo)準(zhǔn)單元的相應(yīng)結(jié)構(gòu)相比，在功耗上有較大的優(yōu)勢(shì)，同時(shí)總延時(shí)的性能也有較大的改善，TotalDelay和版圖面積基本相當(dāng)。具有這些性能的優(yōu)勢(shì)使得其很適合應(yīng)用于低功耗數(shù)字大規(guī)模集成電路中。
在此結(jié)構(gòu)系列中，考慮擴(kuò)展功能端的設(shè)置，則有以下幾種觸發(fā)器。
1.FFDNSHD1X_SCB_FCS即為僅具有置位功能的此系列下降沿D觸發(fā)器，如圖8所示。其基本原理與FFDNHD1X_SCB_FCS一致。在置位功能的實(shí)現(xiàn)上，通過(guò)在第一級(jí)放電回路串一N管(M4)，保證在置位時(shí)截?cái)噍斎胪罚缓罄秒娐氛答佁匦?，只需在第一?jí)節(jié)點(diǎn)SALATCH_N，第二級(jí)節(jié)點(diǎn)QI上分別接一個(gè)置位信號(hào)S控制的下拉N管(M5、M6)就可以了。其電路的功耗、延時(shí)和面積性能與Verisilicon 1.5-V 0.15μm工藝數(shù)字標(biāo)準(zhǔn)單元庫(kù)中具有相同功能的單元FFDNSHD1X比較結(jié)果如表11、表12和表13所示。測(cè)試條件為SN輸入信號(hào)為1.5V直流電平，其他條件與FFDNHD1X_SCB_FCS的測(cè)試條件相同。
表11觸發(fā)器動(dòng)態(tài)功耗比較

表12觸發(fā)器Total Delay比較

表13觸發(fā)器版圖面積比較

2.FFDNRHD1X_SCB_FCS即為僅具有復(fù)位功能的此系列下降沿D觸發(fā)器，如圖9所示。其基本原理與FFDNHD1X_SCB_FCS一致。在復(fù)位功能的實(shí)現(xiàn)上，通過(guò)在第一級(jí)放電回路串一N管(M4)，保證在復(fù)位時(shí)截?cái)噍斎胪?，然后利用電路正反饋特性，只需在第一?jí)節(jié)點(diǎn)SALATCH_P，第二級(jí)節(jié)點(diǎn)QNI上分別接一個(gè)復(fù)位信號(hào)R控制的下拉N管(M5、M6)就可以了。其電路的功耗、延時(shí)和面積性能與Verisilicon 1.5-V 0.15μm工藝數(shù)字標(biāo)準(zhǔn)單元庫(kù)中具有相同功能的單元FFDNRHD1X比較結(jié)果如表21、表22和表23所示。測(cè)試條件為RN輸入信號(hào)為1.5V直流電平，其他條件與FFDNHD1X_SCB_FCS的測(cè)試條件相同。
表21觸發(fā)器動(dòng)態(tài)功耗比較

表22觸發(fā)器Total Delay比較

表23觸發(fā)器版圖面積比較

3.FFDNSRHD1X_SCB_FCS即為僅具有置位、復(fù)位功能的此系列下降沿D觸發(fā)器，如圖10所示。其基本原理與FFDNHD1X_SCB_FCS一致。在置位、復(fù)位功能的實(shí)現(xiàn)上，通過(guò)在第一級(jí)放電回路串兩只N管(MS4、MR4)，保證在置位、復(fù)位時(shí)截?cái)噍斎胪罚缓罄秒娐氛答佁匦?，只需在第一?jí)節(jié)點(diǎn)SALATCH_P，第二級(jí)節(jié)點(diǎn)QNI上分別接一個(gè)置位信號(hào)SN控制的上拉P管(MS5、MS6)實(shí)現(xiàn)置位；在第一級(jí)節(jié)點(diǎn)SALATCH_P，第二級(jí)節(jié)點(diǎn)QNI上分別接一個(gè)復(fù)位信號(hào)R控制的下拉N管(M5、M6)實(shí)現(xiàn)復(fù)位。這里之所以采用下拉來(lái)實(shí)現(xiàn)復(fù)位是由于N管開啟速度快，放電能力強(qiáng)，可以使用小尺寸管子之所以采用P管上拉來(lái)實(shí)現(xiàn)置位是由于版圖設(shè)計(jì)方便的考慮。置位復(fù)位優(yōu)先級(jí)由RN，SN組合邏輯決定。其電路的功耗、延時(shí)和面積性能與Verisilicon 1.5-V 0.15μm工藝數(shù)字標(biāo)準(zhǔn)單元庫(kù)中具有相同功能的單元FFDNSRHD1X比較結(jié)果如表31、表32和表33所示。測(cè)試條件為SN、RN輸入信號(hào)為1.5V直流電平，其他條件與FFDNHD1X_SCB_FCS的測(cè)試條件相同。
表31觸發(fā)器動(dòng)態(tài)功耗比較

表32觸發(fā)器Total Delay比較


表33觸發(fā)器版圖面積比較

4.FFSDNHD1X_SCB_FCS即為具有掃描測(cè)試功能的此系列下降沿D觸發(fā)器，如圖11所示。其基本原理與FFDNHD1X_SCB_FCS一致。在掃描測(cè)試功能的實(shí)現(xiàn)上，通過(guò)在基本電路前端增加兩個(gè)由測(cè)試使能端TE控制的，任一時(shí)刻只有一個(gè)門打開的傳輸門實(shí)現(xiàn)。當(dāng)TE為高電平時(shí)，傳輸門XTG1G2打開，測(cè)試信號(hào)TI輸入；當(dāng)TE為低電平時(shí)，傳輸門XTG1G1打開，正常信號(hào)D輸入。其電路的功耗、延時(shí)和面積性能與Verisilicon 1.5-V 0.15μm工藝數(shù)字標(biāo)準(zhǔn)單元庫(kù)中具有相同功能的單元FFSDNHD1X比較結(jié)果如表41、表42和表43所示。測(cè)試條件為TE輸入信號(hào)為0V直流電平，TI信號(hào)為與D信號(hào)周期相同，相位相反的周期方波，其他條件與FFDNHD1X_SCB_FCS的測(cè)試條件相同。
表41觸發(fā)器動(dòng)態(tài)功耗比較

表42觸發(fā)器Total Delay比較

表43觸發(fā)器版圖面積比較


5.FFSDNSHD1X_SCB_FCS即為具有掃描測(cè)試功能及異步置位功能的此系列下降沿D觸發(fā)器，如圖12所示。其基本原理與FFDNSHD1X_SCB_FCS一致。在掃描測(cè)試功能的實(shí)現(xiàn)上，類似于電路FFSDNHD1X。其電路的功耗、延時(shí)和面積性能與Verisilicon 1.5-V 0.15μm工藝數(shù)字標(biāo)準(zhǔn)單元庫(kù)中具有相同功能的單元FFSDNSHD1X比較結(jié)果如表51、表52和表53所示。測(cè)試條件為TE輸入信號(hào)為0V直流電平，TI信號(hào)為與D信號(hào)周期相同，相位相反的周期方波，其他條件與FFDNSHD1X_SCB_FCS的測(cè)試條件相同。
表51觸發(fā)器動(dòng)態(tài)功耗比較

表52觸發(fā)器Total Delay比較

表53觸發(fā)器版圖面積比較

6.FFSDNRHD1X_SCB_FCS即為具有掃描測(cè)試功能及異步復(fù)位功能的此系列下降沿D觸發(fā)器，如圖13所示。其基本原理與FFDNRHD1X_SCB_FCS一致。在掃描測(cè)試功能的實(shí)現(xiàn)上，類似于電路FFSDNHD1X。其電路的功耗、延時(shí)和面積性能與Verisilicon 1.5-V 0.15μm工藝數(shù)字標(biāo)準(zhǔn)單元庫(kù)中具有相同功能的單元FFSDNRHD1X比較結(jié)果如表61、表62和表63所示。測(cè)試條件為TE輸入信號(hào)為0V直流電平，TI信號(hào)為與D信號(hào)周期相同，相位相反的周期方波，其他條件與FFDNRHD1X_SCB_FCS的測(cè)試條件相同。
表61觸發(fā)器動(dòng)態(tài)功耗比較

表62觸發(fā)器Total Delay比較

表63觸發(fā)器版圖面積比較

7.FFSDNSRHD1X_SCB_FCS即為具有掃描測(cè)試功能及異步置位復(fù)位功能的此系列下降沿D觸發(fā)器，如圖14所示。其基本原理與FFDNSRHD1X_SCB_FCS一致。在掃描測(cè)試功能的實(shí)現(xiàn)上，類似于電路FFSDNHD1X。其電路的功耗、延時(shí)和面積性能與Verisilicon 1.5-V0.15μm工藝數(shù)字標(biāo)準(zhǔn)單元庫(kù)中具有相同功能的單元FFSDNSRHD1X比較結(jié)果如表71、表72和表73所示。測(cè)試條件為TE輸入信號(hào)為0V直流電平，TI信號(hào)為與D信號(hào)周期相同，相位相反的周期方波，其他條件與FFDNSRHD1X_SCB_FCS的測(cè)試條件相同。
表71觸發(fā)器動(dòng)態(tài)功耗比較


表72觸發(fā)器Total Delay比較

表73觸發(fā)器版圖面積比較

權(quán)利要求
1.采用靈敏放大器結(jié)構(gòu)的下降沿D觸發(fā)器，其特征在于，所述D觸發(fā)器含有靈敏放大級(jí)，包括兩個(gè)反相器記為(XIVG16)和(XIVG15)，該反相器(XIVG16)的輸出端與反相器(XIVG15)的輸入端相連，構(gòu)成節(jié)點(diǎn)SALATCN_N；該反相器(XIVG16)的輸入端與反相器XIVG15的輸出端相連，構(gòu)成節(jié)點(diǎn)SALATCN_P；第1 NMOS管，記為(MN1)管，該(MN1)管的源極和所述節(jié)點(diǎn)SALATCN_P相連；該(MN1)管的柵極接輸入數(shù)據(jù)信號(hào)DB；該(MN1)管的襯底接地；第2 NMOS管，記為(MN2)管，該(MN2)管的源極和所述節(jié)點(diǎn)SALATCN_N相連；該(MN1)管的襯底接地；該(MN1)管的柵極接輸入數(shù)據(jù)信號(hào)D；該D信號(hào)和所述信號(hào)DB反相；第3 NMOS管，記為(MN3)管，該(MN3)管的源極同時(shí)與所述(MN1)管和(MN2)管的漏極相連；該(MN3)管的柵極接時(shí)鐘信號(hào)CLK的反相信號(hào)CKN；該(MN3)管的襯底和漏極相連后接地；第一反相器記為(XIVG1)，該反相器的輸入端接輸入信號(hào)D，輸出是該輸入數(shù)據(jù)信號(hào)的反相信號(hào)DB，接到所述(MN1)管的柵極；觸發(fā)器輸出級(jí)，含有第4反相器，記為緩沖反相器(XIVG4)，該反相器(XIVG4)的輸入端與所述節(jié)點(diǎn)SALATCN_P相連；第5反相器，記為緩沖反相器(XIVG5)，該反相器(XIVG5)的輸入端與所述節(jié)點(diǎn)SALATCN_N相連；第1 CMOS傳輸門，記為(XOUT1)，由一個(gè)襯底接地的NMOS管和一個(gè)襯底偏置的PMOS管兩者并接而成，所述兩管的源極相連后與所述緩沖反相器(XIVG4)的輸出端相連；第2 CMOS傳輸門，記為(XOUT2)，由一個(gè)襯底接地的NMOS管和一個(gè)襯底偏置的PMOS管兩者并接而成，所述兩管的源極相連后與所述緩沖反相器(XIVG5)的輸出端相連；第0反相器，記為(XIVG0)，時(shí)鐘信號(hào)CLK的反相信號(hào)CKN同時(shí)接入所述反相器(XIVG0)的輸入端以及所述第1、第2兩個(gè)CMOS傳輸門中PMOS管的柵極；所述反相器(XIVG0)的輸出端同時(shí)與所述第1、第2兩個(gè)CMOS傳輸門中NMOS管的柵極相連；電位保持器，含有兩個(gè)相互之間首尾相接的反相器，分別記為(XIVG6)、(XIVG7)，其中，所述反相器(XIVG6)的輸入端和反相器(XIVG7)的輸出端相連后與所述第1 COMS傳輸門中NMOS管和PMOS管的漏極相連，形成節(jié)點(diǎn)QI；所述反相器(XIVG6)的輸出端和反相器(XIVG7)的輸入端相連后與所述第2 COMS傳輸門中NMOS管和PMOS管的漏極相連，形成節(jié)點(diǎn)QNI；第2反相器，記為(XIVG2)，該反相器的輸入端與所述QI節(jié)點(diǎn)相連，而輸出端產(chǎn)生所述CMOS觸發(fā)器的輸出信號(hào)Q；第3反相器，記為(XIVG3)，該反相器的輸入端與所述QNI節(jié)點(diǎn)相連，而輸出端產(chǎn)生所述CMOS觸發(fā)器的輸出信號(hào)Qb。
2.根據(jù)權(quán)利要求1所述的采用靈敏放大器結(jié)構(gòu)的下降沿D觸發(fā)器，其特征在于所述D觸發(fā)器是一種具有置位功能的下降沿D觸發(fā)器，還含有第4 NMOS管，記為(M4)管，該(M4)管的源極與所述(MN1)管和(MN2)管的漏極相連；該(M4)管的漏極與所述(MN3)管的源極相連；該(M4)管的襯底接地；第10反相器，記為(XIVG000)，該反相器的輸入端與所述(M4)管的柵極相連后連接置位信號(hào)SN；第5 NMOS管，記為(M5)管，該(M5)管的柵極接所述反相器(XIVG000)的輸出端；該(M5)管的源極接所述節(jié)點(diǎn)SALATCH_N；該(M5)管的漏極和襯底相連后接地；第6 NMOS管，記為(M6)管，該(M6)管的源極接所述節(jié)點(diǎn)QI；該(M6)管的漏極和襯底相連后接地，而柵極接置位信號(hào)SN的反相信號(hào)S。
3.根據(jù)權(quán)利要求1所述的采用靈敏放大器結(jié)構(gòu)的下降沿D觸發(fā)器，其特征在于所述D觸發(fā)器是一種具有復(fù)位功能的下降沿D觸發(fā)器，還含有第4 NMOS管，記為(M4)管，該(M4)管的源極與所述(MN1)管和(MN2)管的漏極相連；該(M4)管的漏極與所述(MN3)管的源極相連；該(M4)管的襯底接地；第10反相器，記為(XIVG000)，該反相器的輸入端與所述(M4)管的柵極相連后連接復(fù)位信號(hào)RN；第5 NMOS管，記為(M5)管，該(M5)管的柵極接所述反相器(XIVG000)的輸出端；該(M5)管的源極接所述節(jié)點(diǎn)SALATCH_P；該(M5)管的漏極和襯底相連后接地；第6 NMOS管，記為(M6)管，該(M6)管的源極接所述節(jié)點(diǎn)QNI；該(M6)管的漏極和襯底相連后接地，而柵極接復(fù)位信號(hào)RN的反相信號(hào)R。
4.根據(jù)權(quán)利要求1所述的采用靈敏放大器結(jié)構(gòu)的下降沿D觸發(fā)器，其特征在于所述D觸發(fā)器是一種具有置位和復(fù)位功能的下降沿D觸發(fā)器，還含有置位時(shí)截?cái)噍斎胪酚玫腘MOS管，記為(MS4)管，該(MS4)管的源極與所述(MN1)管的漏極相連；該(MS4)管的漏極接所述(MN3)管的源極；復(fù)位時(shí)截?cái)噍斎胪酚玫腘MOS管，記為(MR4)管，該(MR4)管的源極與所述(MN2)管的漏極相連；該(MR4)管的漏極接所述(MN3)管的源極；該(MR4)管的襯底與所述(MS4)管的襯底相連后接地；第10反相器，記為(XIVG000)，該反相器的輸入端與所述(MS4)管的柵極相連后連接置位信號(hào)SN；該反相器輸出反相后的置位信號(hào)S；或非門，記為(XNR1X)，該或非門的一個(gè)輸入端與所述(MR4)的柵極相連后接復(fù)位信號(hào)RN，而另一個(gè)輸入端接反相后的置位信號(hào)S；復(fù)位信號(hào)控制的第1個(gè)下拉NMOS管，記為(MR5)管；該(MR5)管的柵極接所述或非門(XNR1X)的輸出復(fù)位信號(hào)R；該(MR5)的源極接所述節(jié)點(diǎn)SALATCH_P，而漏極和襯底相連后接地；復(fù)位信號(hào)控制的第2個(gè)下拉NMOS管，記為(MR6)管；該(MR6)管的源極接所述節(jié)點(diǎn)QNI；該(MR6)管的柵極接復(fù)位信號(hào)R，而漏極和襯底相連后接地；置位信號(hào)控制的第1個(gè)上拉PMOS管，記為(MS5)管；該(MS5)管的柵極接置位信號(hào)SN；該(MS5)的源極接所述節(jié)點(diǎn)SALATCH_P，而漏極和襯底相連后接電源VDD；置位信號(hào)控制的第2個(gè)上拉PMOS管，記為(MS6)管；該(MS6)管的柵極接置位信號(hào)SN；該(MS5)的源極接所述節(jié)點(diǎn)QNI，而漏極和襯底相連后接電源VDD。
5.根據(jù)權(quán)利要求1所述的采用靈敏放大器結(jié)構(gòu)的下降沿D觸發(fā)器，其特征在于所述D觸發(fā)器是一種具有掃描測(cè)試功能的下降沿D觸發(fā)器，還含有掃描測(cè)試控制電路，該電路含有第1 CMOS傳輸門，記為(XTG1G1)，該傳輸門由一個(gè)襯底接地的NMOS管和一個(gè)襯底偏置的PMOS管兩者并接而成，所述兩管的源極相接后連接輸入數(shù)據(jù)信號(hào)D；第2 CMOS傳輸門，記為(XTG1G2)，該傳輸門由一個(gè)襯底接地的NMOS管和一個(gè)襯底偏置的PMOS管兩者并接而成，所述兩管的源極相接后連接測(cè)試信號(hào)TI；測(cè)試控制用的反相器，記為(XIVG00)，該反相器的輸入端在和所述第1 CMOS傳輸門中PMOS管的柵極、第2 CMOS傳輸門中NMOS管的柵極相連后接測(cè)試使能信號(hào)TE；該反相器的輸出端和所述第1 CMOS傳輸門中NMOS管的柵極、第2 CMOS傳輸門中PMOS管的柵極相連；所述第1、第2兩個(gè)CMOS傳輸門的輸出級(jí)是第1、第2兩個(gè)CMOS傳輸門中所述各管漏極的連接點(diǎn)，它向所述靈敏放大器級(jí)電路內(nèi)所述的(MN2)管的柵極、第1反相器(XIVG1)的輸入端發(fā)送輸入數(shù)據(jù)信號(hào)FD。
6.根據(jù)權(quán)利要求2所述的采用靈敏放大器結(jié)構(gòu)且具有異步置位功能的下降沿D觸發(fā)器，其特征在于所述D觸發(fā)器是一種具有異步置位功能和掃描測(cè)試功能的下降沿D觸發(fā)器，還含有掃描測(cè)試控制電路，該電路含有第1 CMOS傳輸門，記為(XTG1G1)，該傳輸門由一個(gè)襯底接地的NMOS管和一個(gè)襯底偏置的PMOS管兩者并接而成，所述兩管的源極相接后連接輸入數(shù)據(jù)信號(hào)D；第2 CMOS傳輸門，記為(XTG1G2)，該傳輸門由一個(gè)襯底接地的NMOS管和一個(gè)襯底偏置的PMOS管兩者并接而成，所述兩管的源極相接后連接測(cè)試信號(hào)TI；測(cè)試控制用的反相器，記為(XIVG00)，該反相器的輸入端在和所述第1 CMOS傳輸門中PMOS管的柵極、第2 CMOS傳輸門中NMOS管的柵極相連后接測(cè)試使能信號(hào)TE；該反相器的輸出端和所述第1 CMOS傳輸門中NMOS管的柵極、第2 CMOS傳輸門中PMOS管的柵極相連；所述第1、第2兩個(gè)CMOS傳輸門的輸出級(jí)是第1、第2兩個(gè)CMOS傳輸門中所述各管漏極的連接點(diǎn)，它向所述靈敏放大器級(jí)電路內(nèi)所述的(MN2)管的柵極、第1反相器(XIVG1)的輸入端發(fā)送輸入數(shù)據(jù)信號(hào)FD。
7.根據(jù)權(quán)利要求3所述的采用靈敏放大器結(jié)構(gòu)且具有異步復(fù)位功能的下降沿D觸發(fā)器，其特征在于所述D觸發(fā)器是一種具有異步復(fù)位功能和掃描測(cè)試功能的下降沿D觸發(fā)器，還含有掃描測(cè)試控制電路，該電路含有第1 CMOS傳輸門，記為(XTG1G1)，該傳輸門由一個(gè)襯底接地的NMOS管和一個(gè)襯底偏置的PMOS管兩者并接而成，所述兩管的源極相接后連接輸入數(shù)據(jù)信號(hào)D；第2 CMOS傳輸門，記為(XTG1G2)，該傳輸門由一個(gè)襯底接地的NMOS管和一個(gè)襯底偏置的PMOS管兩者并接而成，所述兩管的源極相接后連接測(cè)試信號(hào)TI；測(cè)試控制用的反相器，記為(XIVG00)，該反相器的輸入端在和所述第1 CMOS傳輸門中PMOS管的柵極、第2 CMOS傳輸門中NMOS管的柵極相連后接測(cè)試使能信號(hào)TE；該反相器的輸出端和所述第1 CMOS傳輸門中NMOS管的柵極、第2 CMOS傳輸門中PMOS管的柵極相連；所述第1、第2兩個(gè)CMOS傳輸門的輸出級(jí)是第1、第2兩個(gè)CMOS傳輸門中所述各管漏極的連接點(diǎn)，它向所述靈敏放大器級(jí)電路內(nèi)所述的(MN2)管的柵極、第1反相器(XIVG1)的輸入端發(fā)送輸入數(shù)據(jù)信號(hào)FD。
8.根據(jù)權(quán)利要求4所述的采用靈敏放大器結(jié)構(gòu)且具有異步置位和復(fù)位功能的下降沿D觸發(fā)器，其特征在于所述D觸發(fā)器是一種具有異步置位和復(fù)位功能且具有掃描測(cè)試功能的下降沿D觸發(fā)器，還含有掃描測(cè)試控制電路，該電路含有第1 CMOS傳輸門，記為(XTG1G1)，該傳輸門由一個(gè)襯底接地的NMOS管和一個(gè)襯底偏置的PMOS管兩者并接而成，所述兩管的源極相接后連接輸入數(shù)據(jù)信號(hào)D；第2 CMOS傳輸門，記為(XTG1G2)，該傳輸門由一個(gè)襯底接地的NMOS管和一個(gè)襯底偏置的PMOS管兩者并接而成，所述兩管的源極相接后連接測(cè)試信號(hào)TI；測(cè)試控制用的反相器，記為(XIVG00)，該反相器的輸入端在和所述第1 CMOS傳輸門中PMOS管的柵極、第2 CMOS傳輸門中NMOS管的柵極相連后接測(cè)試使能信號(hào)TE；該反相器的輸出端和所述第1 CMOS傳輸門中NMOS管的柵極、第2 CMOS傳輸門中PMOS管的柵極相連；所述第1、第2兩個(gè)CMOS傳輸門的輸出級(jí)是第1、第2兩個(gè)CMOS傳輸門中所述各管漏極的連接點(diǎn)，它向所述靈敏放大器級(jí)電路內(nèi)所述的(MN2)管的柵極、第1反相器(XIVG1)的輸入端發(fā)送輸入數(shù)據(jù)信號(hào)FD。
全文摘要
采用靈敏放大器結(jié)構(gòu)的下降沿D觸發(fā)器屬于D觸發(fā)器設(shè)計(jì)技術(shù)領(lǐng)域，其特征在于所述觸發(fā)器的第一級(jí)是由兩個(gè)反相器相互首尾相接構(gòu)成的靈敏放大器，兩個(gè)相接點(diǎn)分別形成SALATCH_P、SALATCH_N節(jié)點(diǎn)，而第二級(jí)則由兩個(gè)緩沖反相器、兩個(gè)CMOS傳輸門、電位保持電路以及輸出反相器依次連接而成，所述SALATCH_P、SALATCH_N分別與所述兩個(gè)緩沖反相器的輸入端相連。本發(fā)明具有結(jié)構(gòu)簡(jiǎn)單、電路面積小、功耗低的優(yōu)點(diǎn)，相應(yīng)地，延時(shí)特性、建立時(shí)間和亞穩(wěn)態(tài)時(shí)間特性得到了改善。
文檔編號(hào)H03K3/012GK1697320SQ20051001193
公開日2005年11月16日 申請(qǐng)日期2005年6月15日 優(yōu)先權(quán)日2005年6月15日
發(fā)明者楊華中, 魏鼎力, 喬飛, 汪蕙 申請(qǐng)人:清華大學(xué)