專利名稱：電源裝置及包括該電源裝置的電子設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種適用于高速存儲(chǔ)裝置的推挽式電源裝置，以及包括該電源裝置并將其輸出用于端接電源的電子設(shè)備。
背景技術(shù)：
近來，隨著電子設(shè)備性能的進(jìn)步，對(duì)于嘗試進(jìn)一步增加數(shù)據(jù)傳送速度的存儲(chǔ)器裝置的研發(fā)正在進(jìn)行。在這些設(shè)備中，DDR(雙倍數(shù)據(jù)率)同步DRAM(DDR-SDRAM)已經(jīng)商用，其針對(duì)時(shí)鐘信號(hào)的兩個(gè)沿(上升沿和下降沿)，同步數(shù)據(jù)傳送，以增加與時(shí)鐘信號(hào)同步操作的同步DRAM(SDRAM)的數(shù)據(jù)傳送速度。
在DDR-SDRAM中，將具有使用端接電源電壓和基準(zhǔn)電壓的小幅信號(hào)的高速接口用于高速數(shù)據(jù)傳送(例如，日本專利申請(qǐng)未審公開No.2001-195884)。圖3是示出了這種接口的結(jié)構(gòu)的電子設(shè)備的局部電路圖。電子設(shè)備49包括如微型計(jì)算機(jī)等的控制器51、DDR-SDRAM 52、以及端接電源裝置50，用于輸出端接電源電壓(VTT)?？刂破?1和DDR-SDRAM 52由信號(hào)線通過接口電阻器53相連，此信號(hào)線與端接電源裝置的端接電源(VTT)，在接口電阻器53在DDR-SDRAM 52側(cè)的連接點(diǎn)N1處，通過接口電阻器54相連。
在此示例中，將控制器51和DDR-SDRAM 52的系統(tǒng)電源(VDD)均設(shè)置為2.5V，以及將端接電源電壓(VTT)和基準(zhǔn)電源(VREF)均設(shè)置為1.25V，并且使接口電阻器53和54的電阻值相等。按照CMOS結(jié)構(gòu)構(gòu)建其輸出電路61的控制器51輸出2.5V作為高電平，輸出OV作為低電平。由接口電阻器53和54對(duì)高和低電平電壓進(jìn)行分壓，并在連接點(diǎn)N1處，將其幅度分別減小為1.875V和0.625V。將這些具有較低幅度的信號(hào)輸入DDR-SDRAM 52的輸入信號(hào)差分放大器62的同相輸入端，并通過與被輸入反相輸入端的基準(zhǔn)電壓(VREF)1.25V進(jìn)行比較，高速判斷高電平/低電平。
為了實(shí)現(xiàn)這種具有較小幅度的快速接口，用于輸出端接電源電壓(VTT)和基準(zhǔn)電壓(VREF)的端接電源裝置50是必需的。對(duì)于端接電源裝置50，本發(fā)明人提出了在日本專利申請(qǐng)No.2003-307710中所公開的電源裝置。圖4示出了該電源裝置，但在此示意圖中，省略了與本發(fā)明不直接相關(guān)的、與偏置有關(guān)的部分。
作為所謂的推挽類型的電源裝置101從端接電源電壓輸出端(VTT輸出端)輸出端接電源電壓(VTT)以及從基準(zhǔn)電壓輸出端(VREF輸出端)輸出基準(zhǔn)電壓(VREF)，并包括基準(zhǔn)電壓發(fā)生電路106，用于產(chǎn)生基準(zhǔn)電壓(VREF) 饋電晶體管111，設(shè)置在輸入電源(VTT IN)和VTT輸出端之間；放電晶體管112，設(shè)置在地電位和VTT輸出端之間；以及差分放大電路113和114，向其反饋端接電源電壓(VTT)，通過將VTT與基準(zhǔn)電源(VREF)進(jìn)行比較，分別控制饋電晶體管111和放電晶體管112。因此，差分放大電路113和饋電晶體管111形成第一反饋環(huán)路，而差分放大電路114和放電晶體管112形成第二反饋環(huán)路。用于穩(wěn)定端接電源電壓(VTT)的穩(wěn)定電容器119與VTT輸出端相連。
基準(zhǔn)電壓發(fā)生電路116包括電阻器117和118，用于對(duì)輸入電源的電壓(VDDQ)進(jìn)行分壓，以產(chǎn)生基準(zhǔn)電壓(VREF)；以及緩沖放大器115，用于輸出此基準(zhǔn)電壓(VREF)。電阻器117和118具有相等的電阻值。從基準(zhǔn)電壓輸出端(VREF輸出端)向外部輸出基準(zhǔn)電壓(VREF)，并還向差分放大電路113和114輸出。
在此電源裝置101中，將差分放大電路113和114以及緩沖放大器115的輸入電源(VCC)設(shè)置為5V，以及通過由調(diào)節(jié)器(未示出)減小來自輸入電源(VCC)的電壓，將饋電晶體管111的輸入電源(VTT_IN)和電阻器117和118的輸入電源(VDDQ)設(shè)置為2.5V，與上述圖3所示的系統(tǒng)電源(VDD)相同。因此，通過由電阻器117和118對(duì)輸入電源電壓(VDDQ)2.5V進(jìn)行分壓而產(chǎn)生的基準(zhǔn)電壓(VREF)變?yōu)?.25V。上述第一和第二反饋環(huán)路的功能在于使端接電源電壓(VTT)與此基準(zhǔn)電壓(VREF)1.25V相匹配。
按照這種方式，此電源裝置101可以輸出端接電源電壓(VTT)和基準(zhǔn)電壓(VREF)。
上述使用具有使用端接電源電壓(VTT)和基準(zhǔn)電壓(VREF)的小幅信號(hào)的快速接口的電子設(shè)備49通常具有所謂的停機(jī)功能，即，通過在設(shè)備未進(jìn)行操作時(shí)簡單地維持當(dāng)前狀態(tài)來減少功率消耗的功能。此時(shí)，根據(jù)來自用于判斷進(jìn)入停機(jī)狀態(tài)的定時(shí)的裝置(未示出)的停機(jī)信號(hào)(SW)，將端接電源電壓(VTT)的輸出控制為關(guān)斷狀態(tài)(浮置狀態(tài))。另一方面，連續(xù)輸出基準(zhǔn)電壓(VREF)，而并不受到停機(jī)信號(hào)(SW)的控制，從而保持DDR-SDRAM 52的當(dāng)前狀態(tài)。此方法被稱為“掛起到RAM”。
例如，根據(jù)此方法，電源裝置101在停機(jī)狀態(tài)下，接收低電平的停機(jī)信號(hào)(SW)，并關(guān)斷饋電晶體管111和放電晶體管112。由此，穩(wěn)定電容器119自然地放電，因而端接電源電壓(VTT)根據(jù)自然放電而下降，并最終達(dá)到地電位電平。
例如，通過接收高電平的停機(jī)信號(hào)(SW)來清除停機(jī)狀態(tài)，并且饋電晶體管111通過上述第一反饋環(huán)路，從截止?fàn)顟B(tài)變?yōu)閷?dǎo)通狀態(tài)。通過上述第二反饋環(huán)路的激活，將放電晶體管112維持在截止?fàn)顟B(tài)。圖5示出了緊接在從此停機(jī)恢復(fù)之后每個(gè)單元的電壓或電流的波形。當(dāng)從停機(jī)狀態(tài)的恢復(fù)發(fā)生時(shí)(t0)，饋電晶體管111從截止?fàn)顟B(tài)變?yōu)閷?dǎo)通狀態(tài)，且充電電流(ITT)從輸入電源(VTT IN)通過饋電晶體管111流入穩(wěn)定電容器119，從而使已經(jīng)處于地電位電平的端接電源電壓(VTT)與基準(zhǔn)電壓(VREF)相匹配。在這種情況下，已經(jīng)下降為地電位電平的端接電源電壓(VTT)與基準(zhǔn)電壓(VREF)之間的電壓差較大，饋電晶體管111以其最大電流進(jìn)行饋電，即，進(jìn)入完全導(dǎo)通狀態(tài)。而且，穩(wěn)定電容器119的電容值通常較高，例如，大約220μF，所以充電電流(ITT)流經(jīng)饋電晶體管111相對(duì)較長的時(shí)間。結(jié)果，輸入電源電壓(VTT_IN)的下降變得相當(dāng)大。
此時(shí)，輸入電源(VDDQ)還與輸入電源(VTT_IN)相連，所以其電壓也下降，且基準(zhǔn)電壓(VREF)也從正常電壓極大地下降。結(jié)果，向其輸入基準(zhǔn)電壓(VREF)的DDR-SDRAM 52的正常操作的保證(容限)減小，以及在極端的情況下，涉及誤操作的出現(xiàn)。

發(fā)明內(nèi)容
考慮到上述問題，本發(fā)明的目的是提出一種電源裝置，用于控制緊接在從停機(jī)狀態(tài)恢復(fù)之后流經(jīng)饋電晶體管的充電電流，從而抑制輸入電源的電壓降，以及利用這種電源裝置的電子設(shè)備。
為了解決上述問題，根據(jù)本發(fā)明的電源裝置是一種用于從輸出端輸出電源電壓的電源裝置，包括基準(zhǔn)電壓發(fā)生電路，用于產(chǎn)生基準(zhǔn)電壓；第一晶體管，設(shè)置在輸入電源和輸出端之間；第二晶體管，設(shè)置在地電位和輸出端之間；第一和第二差分放大電路，通過作為反饋地輸入輸出電源電壓，并將其與從基準(zhǔn)電壓發(fā)生電路輸入的基準(zhǔn)電壓進(jìn)行比較，分別控制第一和第二晶體管；以及停機(jī)恢復(fù)電路，用于產(chǎn)生逐漸上升的電壓，其中在從停機(jī)狀態(tài)恢復(fù)的時(shí)間點(diǎn)開始的特定時(shí)間段內(nèi)，第一差分放大電路將輸出電源電壓與停機(jī)恢復(fù)電路的電壓而不是基準(zhǔn)電壓進(jìn)行比較。
根據(jù)本發(fā)明的電子設(shè)備是一種包括該電源裝置、存儲(chǔ)器裝置和控制器的電子設(shè)備，其中由至少一條信號(hào)線通過第一電阻器連接存儲(chǔ)器裝置和控制器，且將電源裝置的輸出端通過第二電阻器與信號(hào)線的存儲(chǔ)器裝置側(cè)相連，作為端接電源。
在根據(jù)本發(fā)明的電源裝置中，第一差分放大電路通過將來自停機(jī)恢復(fù)電路的逐漸上升的電壓與緊接在從停機(jī)恢復(fù)之后的輸出電源電壓(端接電源電壓)進(jìn)行比較，來控制饋電晶體管(第一晶體管)，所以流經(jīng)饋電晶體管的充電電流變得大體上恒定，并將輸入電源的電壓降抑制得幾乎為零。根據(jù)本發(fā)明的電子設(shè)備實(shí)現(xiàn)了高穩(wěn)定性的操作，利用此電源裝置，消除了由于緊接在停機(jī)恢復(fù)之后的輸入電源的電壓降而引起的誤操作的可能性。


圖1是示出了根據(jù)本發(fā)明實(shí)施例的電源裝置的電路圖；
圖2是上述電源裝置緊接在從停機(jī)恢復(fù)之后的波形圖；圖3是構(gòu)成了具有小幅信號(hào)的快速接口的電子設(shè)備的局部電路圖；圖4是示出了根據(jù)現(xiàn)有技術(shù)的電源裝置的電路圖；以及圖5是上述現(xiàn)有技術(shù)的電源裝置緊接在從停機(jī)恢復(fù)之后的波形圖。
具體實(shí)施例方式
現(xiàn)在，將參照附圖，對(duì)用于上述如圖3所示的電子設(shè)備的本發(fā)明的實(shí)施例進(jìn)行描述。圖1是作為本發(fā)明的實(shí)施例的電源裝置1的電路圖。
作為所謂推挽類型的電源裝置1，與現(xiàn)有技術(shù)的電源裝置101相類似，從端接電源電壓輸出端(VTT輸出端)輸出輸出電源電壓，即，端接電源電壓(VTT)，以及從基準(zhǔn)電壓輸出端(VREF輸出端)輸出基準(zhǔn)電壓(VREF)，并包括基準(zhǔn)電壓發(fā)生電路6，用于產(chǎn)生基準(zhǔn)電壓(VREF)；NMOS型饋電晶體管(第一晶體管)11，位于輸入電源(VTT_IN)和VTT輸出端之間；NMOS型放電晶體管(第二晶體管)12，位于地電位和VTT輸出端之間；以及第一和第二差分放大電路13和14，通過作為反饋而輸入端接電源電壓(VTT)、并將其與基準(zhǔn)電壓(VREF)進(jìn)行比較，來分別控制第一和第二晶體管11和12。但是，除了向其輸入基準(zhǔn)電壓(VREF)的同相輸入端外，第一差分放大電路13還包括向其輸入稍后所述的停機(jī)(shutdown)恢復(fù)電路的輸出電壓的分立的同相輸入端。而且，當(dāng)將電壓輸入這兩個(gè)同相輸入端時(shí)，將較低的電壓值與端接電源電壓(VTT)進(jìn)行比較。用于穩(wěn)定端接電源電壓(VTT)的穩(wěn)定電容器19與VTT輸出端相連，與電源裝置101相類似。
基準(zhǔn)電壓發(fā)生電路6包括電阻器17和18，用于對(duì)輸入電源的電壓(VDDQ)進(jìn)行分壓，以產(chǎn)生基準(zhǔn)電壓(VREF)；以及緩沖放大器15，用于輸出此基準(zhǔn)電壓(VREF)，也與電源裝置101相同。電阻器17和18具有相等的電阻值。從基準(zhǔn)電壓輸出端(VREF輸出端)向外部輸出基準(zhǔn)電壓(VREF)，并還向第一和第二差分放大電路13和14輸出。
除了上述結(jié)構(gòu)以外，電源裝置1還包括停機(jī)恢復(fù)電路7，通過恒流源21和電容器22產(chǎn)生逐漸上升的電壓(SR)。以及，在從停機(jī)狀態(tài)恢復(fù)的時(shí)間點(diǎn)開始的特定時(shí)間段內(nèi)，第一差分放大電路13將端接電源電壓(VTT)與來自停機(jī)恢復(fù)電路7的電壓(SR)而不是基準(zhǔn)電壓(VREF)進(jìn)行比較。在停機(jī)時(shí)，將作為低電平的停機(jī)信號(hào)(SW)輸入第一和第二差分放大電路13和14，并將第一和第二差分放大電路13和14的柵極設(shè)置為地電位電平，并使其截止。
停機(jī)恢復(fù)電路7還包括單觸發(fā)脈沖發(fā)生器24，當(dāng)恢復(fù)停機(jī)狀態(tài)時(shí)，即當(dāng)停機(jī)信號(hào)(SW)從低電平變?yōu)楦唠娖綍r(shí)，產(chǎn)生單觸發(fā)脈沖；以及晶體管23，用于接收單觸發(fā)脈沖，并將停機(jī)恢復(fù)電路7的輸出電壓暫時(shí)設(shè)置為地電位電平。
在此電壓裝置1中，將第一和第二差分放大電路13和14、緩沖放大器15和停機(jī)恢復(fù)電路7的輸入電源電壓(VCC)設(shè)置為5V，而通過調(diào)節(jié)器(未示出)，使饋電晶體管11的輸入電源電壓(VTT_IN)和要輸入電阻器17和18的電源(VDDQ)從輸入電源電壓(VCC)開始下降，并設(shè)置為2.5V，與前述圖3中的系統(tǒng)電源(VDD)相同。
而且，與電源101一樣，第一差分放大電路13和第一晶體管11形成第一反饋環(huán)路，而第二差分放大電路14和第二晶體管12形成第二反饋環(huán)路。在從停機(jī)狀態(tài)恢復(fù)的時(shí)間點(diǎn)開始過去特定的時(shí)間段之后，即在正常時(shí)間期間，第一和第二反饋環(huán)路發(fā)生作用，從而使端接電源電壓(VTT)與基準(zhǔn)電壓(VREF)相匹配。在從停機(jī)狀態(tài)恢復(fù)的時(shí)間點(diǎn)開始的特定時(shí)間段期間，第一和第二反饋環(huán)路如下進(jìn)行操作。
現(xiàn)在，將參照?qǐng)D2，對(duì)緊接在從停機(jī)狀態(tài)恢復(fù)之后的操作進(jìn)行描述。
當(dāng)停機(jī)信號(hào)(SW)從低電平變?yōu)楦唠娖綍r(shí)(t0)，清除停機(jī)狀態(tài)，并且上述第一和第二反饋環(huán)路激活。與此同時(shí)，在停機(jī)恢復(fù)電路7中，單觸發(fā)脈沖發(fā)生器24產(chǎn)生單觸發(fā)脈沖，且接收單觸發(fā)脈沖的晶體管23將其輸出電壓(SR)暫時(shí)設(shè)置為地電位電平。然后，通過使恒定電流從恒流源21流向電容器22，產(chǎn)生從地電位電平逐漸上升的電壓(SR)，并輸出到第一差分放大電路13的同相輸入端。在第一差分放大電路13中，將輸入到兩個(gè)同相輸入端中的電壓，即基準(zhǔn)電壓(VREF)和停機(jī)恢復(fù)電路7的電壓(SR)中較低的一個(gè)與輸入到反相輸入端的端接電源電壓(VTT)進(jìn)行比較，所以，比較停機(jī)恢復(fù)電路7的電壓(SR)與端接電源電壓(VTT)，直到停機(jī)恢復(fù)電路7的電壓(SR)超過基準(zhǔn)電壓(VREF)的時(shí)間點(diǎn)(t1)為止。而且，上述第一反饋環(huán)路激活，并且端接電源電壓(VTT)通過處于導(dǎo)通狀態(tài)的第一晶體管11跟隨來自停機(jī)恢復(fù)電路7的電壓(SR)。按照這種方式，端接電源電壓(VTT)也從地電位逐漸上升。將第二晶體管維持在截止?fàn)顟B(tài)，直到時(shí)間點(diǎn)(t1)為止，這是由于在上述第二反饋環(huán)路中比較基準(zhǔn)電壓(VREF)和端接電源電壓(VTT)。
由于通過使恒定的電流從恒流源21流向電容器22來產(chǎn)生停機(jī)恢復(fù)電路7的電壓(SR)，其上升速率大體上恒定。且端接電源電壓(VTT)跟隨停機(jī)恢復(fù)電路7的電壓(SR)，所以流經(jīng)第一晶體管11、即作為穩(wěn)定電容器19的充電電流的電流(ITT)也大體上恒定。因此，將輸入電源電壓(VTT_IN)抑制得幾乎為零。結(jié)果，輸入電源電壓(VDDQ)也幾乎為零，且基準(zhǔn)電壓(VREF)不會(huì)偏離正常電壓。
在停機(jī)恢復(fù)電路7的電壓(SR)超過基準(zhǔn)電壓(VREF)的時(shí)間點(diǎn)(t1)之后，即在正常操作期間，第一和第二反饋環(huán)路激活，將與電壓(SR)相比相對(duì)較低的基準(zhǔn)電壓(VREF)與端接電源電壓(VTT)進(jìn)行比較。
在第一和第二差分放大電路13和14中，可以任意地將偏置電壓與要輸入的端接電源電壓(VTT)或要輸入的基準(zhǔn)電壓(VREF)相加，或者任意地創(chuàng)建分別要輸入到第一和第二差分放大電路13和14中的基準(zhǔn)電壓(VREF)之間的預(yù)定差值，如日本專利申請(qǐng)No.2003-307710中所公開的那樣。
此電源裝置1可以用于電子設(shè)備49，已經(jīng)在“背景技術(shù)”部分中，參照?qǐng)D3對(duì)其進(jìn)行了描述。換句話說，將電源裝置1用作圖3中的端接電源裝置50?？刂破?1和DDR-SDRAM 52通過第一接口電阻器53與信號(hào)線相連，且此信號(hào)線與電源裝置1的VTT輸出端，在接口電阻53在DDR-SDRAM 52側(cè)的連接點(diǎn)N1處，通過第二接口電阻54相連。將輸入電源裝置1的VREF輸出端的輸出作為DDR-SDRAM 52的輸入信號(hào)差分放大電路62的基準(zhǔn)電壓(VREF)輸入。按照這種方式，可以在如圖3所示的電子設(shè)備中實(shí)現(xiàn)具有小幅信號(hào)的高速接口。
在使用此電源裝置1的電子設(shè)備49中，即使緊接在從停機(jī)狀態(tài)恢復(fù)之后，基準(zhǔn)電壓(VREF)也幾乎不會(huì)偏離正常值，所以消除了由向其輸入基準(zhǔn)電壓的DDR-SDRAM 52中的電壓降而引起的誤操作的可能性，并能夠?qū)崿F(xiàn)高穩(wěn)定性的操作。
以上，作為本發(fā)明的實(shí)施例，對(duì)用于輸出端接電源電壓(VTT)和基準(zhǔn)電壓(VREF)的電源裝置以及使用該電源裝置的電子設(shè)備進(jìn)行了描述，但不必說，本發(fā)明的電源裝置也可以應(yīng)用于其中存在與VTT輸出端相對(duì)應(yīng)的輸出端的其他情況，并且也可以用于其他電子設(shè)備。
本發(fā)明并不局限于上述實(shí)施例，在權(quán)利要求所聲明的范圍內(nèi)，可以按照多種方式對(duì)其設(shè)計(jì)進(jìn)行修改。
權(quán)利要求
1.一種用于從輸出端輸出電源電壓的電源裝置，包括基準(zhǔn)電壓發(fā)生電路，用于產(chǎn)生基準(zhǔn)電壓；第一晶體管，設(shè)置在輸入電源和輸出端之間；第二晶體管，設(shè)置在地電位和輸出端之間；第一和第二差分放大電路，通過作為反饋來輸入輸出電源電壓，并將其與從基準(zhǔn)電壓發(fā)生電路輸入的基準(zhǔn)電壓進(jìn)行比較，分別控制第一和第二晶體管；以及停機(jī)恢復(fù)電路，用于產(chǎn)生逐漸上升的電壓，其中在從停機(jī)狀態(tài)恢復(fù)的時(shí)間點(diǎn)開始的特定時(shí)間段內(nèi)，所述第一差分放大電路將輸出電源電壓與停機(jī)恢復(fù)電路的電壓而不是基準(zhǔn)電壓進(jìn)行比較。
2.根據(jù)權(quán)利要求1所述的電源裝置，其特征在于所述停機(jī)恢復(fù)電路通過恒流源和電容器產(chǎn)生逐漸上升的電壓。
3.一種包括根據(jù)權(quán)利要求1或2所述的電源裝置、存儲(chǔ)器裝置和控制器的電子設(shè)備，其中由至少一條信號(hào)線通過第一電阻器來連接存儲(chǔ)器裝置和控制器，且將電源裝置的輸出端通過第二電阻器與信號(hào)線的存儲(chǔ)器裝置側(cè)相連，作為端接電源。
全文摘要
本發(fā)明提出了一種能夠抑制緊接在從停機(jī)狀態(tài)恢復(fù)之后的輸入電源的電壓降的電源裝置。所述電源裝置包括基準(zhǔn)電壓發(fā)生電路，用于產(chǎn)生基準(zhǔn)電壓(VREF)；饋電晶體管，設(shè)置在輸入端(VTT_IN)和輸出端(VTT輸出端)之間；放電晶體管，設(shè)置在地電位和VTT輸出端之間；第一和第二差分放大電路，通過作為反饋地輸入輸出電源電壓(VTT)，并將其與VREF進(jìn)行比較，分別控制饋電和放電晶體管；以及停機(jī)恢復(fù)電路，用于通過恒流源和電容器產(chǎn)生逐漸上升的電壓，其中在從停機(jī)狀態(tài)恢復(fù)的時(shí)間點(diǎn)開始的特定時(shí)間段內(nèi)，所述第一差分放大電路將VTT與停機(jī)恢復(fù)電路的電壓(SR)而不是VREF進(jìn)行比較。
文檔編號(hào)H03F3/30GK1599220SQ20041007973
公開日2005年3月23日 申請(qǐng)日期2004年9月17日 優(yōu)先權(quán)日2003年9月19日
發(fā)明者酒井優(yōu), 大久保卓也 申請(qǐng)人:羅姆股份有限公司