專利名稱：半導(dǎo)體存儲(chǔ)裝置及半導(dǎo)體集成電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)裝置；特別涉及使用邏輯加工(logicprocess)形成的動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置及同時(shí)設(shè)置了該動(dòng)態(tài)型半導(dǎo)體裝置和邏輯電路的半導(dǎo)體集成電路裝置。
背景技術(shù)：
近年的動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置(DRAM)在向大容量化、微細(xì)化進(jìn)展的同時(shí)，向驅(qū)動(dòng)電壓的低電壓化進(jìn)展，其驅(qū)動(dòng)電壓在0.18μm加工技術(shù)時(shí)為1.8V，在0.15μm加工技術(shù)時(shí)為1.5V，尤其在0.13μm加工技術(shù)時(shí)為1.2V，已漸漸地逼進(jìn)1V。
在這種情況下，為確保低電壓下的動(dòng)作富余量，在DRAM電路下了各種功夫。例如，在用一個(gè)晶體管和一個(gè)電容器構(gòu)成的DRAM(1T1C構(gòu)成的DRAM)或NMOS存儲(chǔ)單元型的DRAM中，將存取晶體管(以下稱作“存取Tr”)的閾值電壓(以下稱作Vt)設(shè)定成比平常的邏輯晶體管、外部電路的Tr還大，以降低漏電流，還將字線升壓，使向存儲(chǔ)單元的寫入電荷量最大化。這里，在升壓時(shí)，將字線升壓成比電源電壓還高出存取Tr的閾值電壓量以上的電壓。但是，在該構(gòu)成中，需要使用柵極氧化膜較厚的Tr等技術(shù)，以便使存取Tr能承受升壓電位。
為確保動(dòng)作富余量，這種偏置構(gòu)成，在近年的兆位級以上的DRAM中廣泛使用。另外，通過將存儲(chǔ)單元區(qū)域下的襯底設(shè)定為負(fù)電位，以降低存取Tr的漏電流、降低襯底偏置效應(yīng)的影響等為目標(biāo)的構(gòu)成也廣泛使用。
尤其，在近年的系統(tǒng)LSI中，作為特別引起注目的技術(shù)之一有使用邏輯加工形成DRAM的技術(shù)，例如，在特表2002-522871號公報(bào)《在邏輯加工中裝入的DRAM用的芯片上的字線電壓產(chǎn)生》(專利文獻(xiàn)1)中便有該例記載。
圖16表示使用邏輯加工形成DRAM時(shí)的存儲(chǔ)單元的構(gòu)成圖。
同圖所示的DRAM，包括相互交叉的字線1001及位線1002；在字線1001和位線1002的交點(diǎn)附近設(shè)置的存儲(chǔ)單元。并且，該存儲(chǔ)單元，包括在柵電極連接有字線1001，一端連接位線1002的P溝道型MOSFET的存取晶體管(存取Tr)1003；連接在存取Tr1003的另一端，作為電容器功能的P溝道型MOSFET的單元電容器1004。單元電容器1004具有單元板電極1006，該單元板電極1006的電位為第1負(fù)升壓電位VBB1(0V＞VBB1)。另外，存取Tr1003和單元電容器1004共用的襯底及井電極1005的電位為第1升壓電位VPP1。
在由上述邏輯加工形成的DRAM中，使用了與在邏輯門中所使用的相同結(jié)構(gòu)的MOS晶體管來構(gòu)成單元電容器和存取Tr，為使DRAM的動(dòng)作富余量的擴(kuò)大(特別是低電壓動(dòng)作)與電荷保持特性并存，在字線和單元板電極、襯底電位(井電位)的偏置構(gòu)成中采用了如下技術(shù)。
首先，字線1001活性(激活)時(shí)的電位，被設(shè)定成比電源電壓VDD高的第2升壓電位VPP2，將向存儲(chǔ)單元存儲(chǔ)節(jié)點(diǎn)1007的寫入電荷量最大化，可確保動(dòng)作富余量。另外，將字線1001的非活性時(shí)的電位，設(shè)定成比接地電位VSS低的第2負(fù)升壓電位VBB2，實(shí)現(xiàn)降低來自存取Tr1003的漏電流。另外，使存取Tr1003的襯底電位為第1升壓電位VPP1(＞VDD)，也可抑制漏電流。依據(jù)這些方法，可提高存儲(chǔ)單元的電荷保持特性。
另外，通過將單元板電極1006的電位設(shè)定為VBB1(＜VSS)使單元電容器1004始終保持在溝道形成狀態(tài)下，從而可使單元電容器1004的單元電容，不受從字線1002向存儲(chǔ)單元存儲(chǔ)節(jié)點(diǎn)1007的寫入電位的影響，以確保穩(wěn)定。
這樣，在邏輯加工形成的過去的DRAM中，通過使字線的電位在活性時(shí)升壓、非活性時(shí)負(fù)升壓，另外，使單元板電極電位負(fù)升壓，并使襯底電位升壓，從而來確保存儲(chǔ)單元的期望特性。
特表2002-522871號公報(bào)(圖3-A)[專利文獻(xiàn)2]特開平06-333386號公報(bào) 特開昭57-111880采用上述DRAM構(gòu)成時(shí)，可增加存取'的動(dòng)作富余量，也可減少漏電流。但是，在過去的DRAM中為了進(jìn)行存儲(chǔ)動(dòng)作，除電源電位VDD、接地電位VSS外，需要字線用的第2負(fù)升壓電位VBB2及第2升壓電位VPP2、單元板電極用的偏置用電位VBB1，還需要襯底(井)偏置用的升壓電位VPP1的4個(gè)偏置電位源。因而，在芯片內(nèi)部需要搭載與偏置電壓的數(shù)量對應(yīng)的偏置用電路或電源電路。另外，關(guān)于字線的偏置，還需要為了控制VPP2(＞VDD)和VBB2(＜VSS)這2個(gè)偏置的驅(qū)動(dòng)電路。因而，實(shí)現(xiàn)這些構(gòu)成時(shí)，不僅電路復(fù)雜，而且因需要偏置電路和驅(qū)動(dòng)電路，故存在明顯增大LSI上的芯片面積的缺點(diǎn)。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種半導(dǎo)體存儲(chǔ)裝置，它即使在不斷微細(xì)化、電源電壓低電壓化時(shí)可動(dòng)作，可用簡單構(gòu)成實(shí)現(xiàn)，且容易用邏輯加工形成。
本發(fā)明的第1半導(dǎo)體存儲(chǔ)裝置，是包括字線；與所述字線交叉的第1位線；與所述第1位線形成位線對的第2位線；具有柵電極連接在所述字線上、第1擴(kuò)散層連接在所述第1位線上的MISFET的存取晶體管；和連接在所述存取晶體管的第2擴(kuò)散層上、可保持電荷的單元電容器，且配置在所述字線與所述第1位線的交點(diǎn)的存儲(chǔ)單元；以及讀出動(dòng)作時(shí)，用于放大在所述第1位線與所述第2位線間產(chǎn)生的電位差的讀出放大器，的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述第1位線，在高電平時(shí)被施加正的電源電壓，在低電平時(shí)被施加所述接地電壓，所述存取晶體管是耗盡型的p溝道型MISFET，在所述存儲(chǔ)單元的活性化時(shí)，通過所述字線在存取晶體管的柵電極上施加所述接地電壓。
由此，與過去的DRAM比由于可加大存取晶體管的動(dòng)作余量(margin)，故微細(xì)化進(jìn)展下即使驅(qū)動(dòng)電壓(正電源電壓)例如在1.5V以下的低電壓化，也可穩(wěn)定動(dòng)作。另外，存儲(chǔ)單元活性化時(shí)在存取晶體管的柵電極不需施加負(fù)電壓。因而，由于可減少電源電路或偏置用電路數(shù)，故在控制的簡略化的同時(shí)，亦可縮小電路面積。
在非活性狀態(tài)下，也可在所述存取晶體管的柵電極施加比所述正的電源電壓還高的升壓電壓。
另外，上述單元電容器是p溝道型MISFET，故可在與存取晶體管共同的工序中制造。由于亦可在邏輯加工中制作，故在與邏輯電路混載時(shí)可減少制造工序數(shù)。
上述單元電容器是平面型的MISFET，能更容易制造。
上述單元電容器是耗盡型MISFET，在動(dòng)作期間，在上述單元電容器的柵電極施加上述接地電壓，由于不需要過去需要的負(fù)升壓電壓源，故在電路動(dòng)作控制可更簡略化的基礎(chǔ)上，亦可縮小電路面積。
上述存取晶體管和上述單元電容器具有施加上述正電源電壓的共同的襯底或共同的N型井，這樣，與在襯底或N型井施加升壓電壓相比，可降低存取Tr及單元電容器的襯底偏置效應(yīng)(穩(wěn)定地確保耗盡)。另外，可確保存取晶體管的動(dòng)作富余量。即，可以用比過去少的電源數(shù)實(shí)現(xiàn)存儲(chǔ)保持動(dòng)作。
所述讀出放大器，包括包含1對p溝道型MISFET，用于將所述位線對間的電位差放大的放大電路；和控制所述放大電路的驅(qū)動(dòng)，具有比所述1對p溝道型MISFET還低的閾值的p溝道型驅(qū)動(dòng)MIS晶體管。這樣，由于在可抑制來自p溝道型驅(qū)動(dòng)MIS晶體管的漏電流的同時(shí)，比過去的讀出放大器還能擴(kuò)大1對p溝道型MISFET的動(dòng)作余量，故可提高動(dòng)作性能。
上述1對p溝道型MISFET是耗盡型MISFET，這樣，可更加加大讀出放大器的動(dòng)作余量。
還包括具有在所述存儲(chǔ)單元處于非活性狀態(tài)的期間，用于使所述第1位線與所述第2位線間短路的、耗盡型的p溝道型MISFET的位線補(bǔ)償晶體管；和在所述存儲(chǔ)單元處于非活性狀態(tài)的期間，用于在所述位線對上施加一定電壓的、耗盡型的p溝道型MISFET的位線預(yù)充電晶體管，的所述預(yù)充電補(bǔ)償電路。這樣，由于據(jù)此可擴(kuò)大預(yù)充電補(bǔ)償電路的動(dòng)作富余量，故在存儲(chǔ)單元和讀出放大器的動(dòng)作富余量充分時(shí)，可實(shí)現(xiàn)提高動(dòng)作性能。
在上述位線補(bǔ)償晶體管及上述位線預(yù)充電晶體管的各柵電極，在上述存儲(chǔ)單元存在于非活性狀態(tài)的期間，施加閾值電壓以下的電壓，這樣，在存儲(chǔ)單元存在于非活性狀態(tài)的期間，可使位線對的電位保持在所定的電位。
上述存取晶體管、上述位線補(bǔ)償晶體管、位線預(yù)充電晶體管及上述讀出放大器內(nèi)的上述1對p溝道型MISFET，由相互共同的工序形成，這樣，減少了制造工序，可實(shí)現(xiàn)降低制造成本。
本發(fā)明的第2半導(dǎo)體存儲(chǔ)裝置，是包括字線；與所述字線交叉的第1位線；與所述第1位線形成位線對的第2位線；具有柵電極連接在所述字線上、第1擴(kuò)散層連接在所述第1位線上的MISFET的存取晶體管；和連接在所述存取晶體管的第2擴(kuò)散層上、可保持電荷的單元電容器，且配置在所述字線與所述第1位線的交點(diǎn)的存儲(chǔ)單元；以及讀出動(dòng)作時(shí)，用于放大在所述第1位線與所述第2位線間產(chǎn)生的電位差的讀出放大器，的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述第1位線，在高電平時(shí)被施加正的電源電壓，在低電平時(shí)被施加所述接地電壓，所述存取晶體管是耗盡型的n溝道型MISFET，在所述存儲(chǔ)單元的活性化時(shí)，通過所述字線在存取晶體管的柵電極上施加所述正的電源電壓。
由此，與過去的DRAM比由于可加大存取晶體管的動(dòng)作余量，故微細(xì)化進(jìn)展下即使驅(qū)動(dòng)電壓(正電源電壓)例如在1.5V以下的低電壓化，也可穩(wěn)定動(dòng)作。另外，存儲(chǔ)單元活性化時(shí)在存取晶體管的柵電極不需施加超過正電源電壓的升壓電壓。因而，由于可減少電源電路或偏置用電路數(shù)，故在控制的簡略化的同時(shí)，亦可縮小電路面積。
在非活性狀態(tài)下，也可在所述存取晶體管的柵電極施加比所述接地電壓還低的負(fù)的升壓電壓。
上述單元電容器是n溝道型MISFET，這樣，由于亦可用邏輯加工制作，故在與邏輯電路混載時(shí)可減少制造工序數(shù)。
上述單元電容器是平面型的MISFET，這樣，能更容易制造。
上述單元電容器是耗盡型MISFET，在動(dòng)作期間，在上述單元電容器的柵電極施加上述正電源電壓，這樣，與過去相比可用少的電源數(shù)使單元電容器穩(wěn)定地保持電荷。
上述存取晶體管和上述單元電容器具有被施加了上述接地電壓的共同的襯底或共同的P型井，上述第1位線在高電平時(shí)施加上述正電源電壓、低電平時(shí)施加上述接地電壓，這樣，即使在襯底或P型井上不施加負(fù)電壓，亦可使單元電容器穩(wěn)定地保持電荷。另外，可確保存取晶體管的動(dòng)作富余量。即，可以用比過去少的電源數(shù)實(shí)現(xiàn)存儲(chǔ)保持動(dòng)作。
上述讀出放大器，包括具有1對n溝道型MISFET、用于放大上述位線對間的電位差的放大電路；和控制上述放大電路的驅(qū)動(dòng)，具有比上述1對n溝道型MISFET還低的閾值的n溝道型驅(qū)動(dòng)MIS晶體管，這樣，在抑制來自n溝道型驅(qū)動(dòng)MIS晶體管的漏電流的同時(shí)，由于比過去的讀出放大器還能擴(kuò)大1對n溝道型MISFET的動(dòng)作余量，故可提高動(dòng)作性能。
上述1對n溝道型MISFET是耗盡型MISFET亦可。
還具有包括在上述存儲(chǔ)單元處于非活性狀態(tài)的期間，用于使上述第1位線和上述第2位線間短路的耗盡型的n溝道型MISFET的位線補(bǔ)償晶體管；和在上述存儲(chǔ)單元處于非活性狀態(tài)的期間，用于在上述位線對施加恒壓的耗盡型的n溝道型MISFET的位線預(yù)充電晶體管，的預(yù)充電補(bǔ)償電路，這樣，由于據(jù)此可擴(kuò)大預(yù)充電補(bǔ)償電路的動(dòng)作富余量，故在存儲(chǔ)單元和讀出放大器的動(dòng)作富余量充分時(shí)，可實(shí)現(xiàn)提高動(dòng)作性能。
在上述位線補(bǔ)償晶體管及上述位線預(yù)充電晶體管的各柵電極，在上述存儲(chǔ)單元存在于非活性狀態(tài)的期間，施加閾值電壓以上的電壓，這樣，在存儲(chǔ)單元處于非活性狀態(tài)的期間，可使位線對的電位保持在所定的電位。
上述存取晶體管、上述位線補(bǔ)償晶體管、位線預(yù)充電晶體管及上述讀出放大器內(nèi)的上述1對n溝道型MISFET，由相互共同的工序形成，這樣，可減少制造工序。
本發(fā)明的第1半導(dǎo)體集成電路裝置，包括具有p溝道型MISFET，在襯底上被集成化的邏輯電路；和與所述邏輯電路設(shè)置在同一襯底上，具有字線；與所述字線交叉的第1位線；與所述第1位線形成位線對的第2位線；具有柵電極連接在所述字線上、第1擴(kuò)散層連接在所述第1位線上的MISFET的存取晶體管、和連接在所述存取晶體管的第2擴(kuò)散層上、可保持電荷的單元電容器，且配置在所述字線與所述第1位線的交點(diǎn)的存儲(chǔ)單元；以及讀出動(dòng)作時(shí)、用于放大在所述第1位線與所述第2位線間產(chǎn)生的微小電位差的讀出放大器的動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置，所述存取晶體管的閾值，設(shè)定成比設(shè)置在所述邏輯電路的p溝道型MISFET的閾值還高。
由此，可在將邏輯電路的閾值較低設(shè)定實(shí)現(xiàn)提高動(dòng)作速度的同時(shí)，在半導(dǎo)體存儲(chǔ)裝置中，可擴(kuò)大存取晶體管的動(dòng)作富余量，在低電壓下確保動(dòng)作性能。
特別是，上述存取晶體管是耗盡型MISFET，在上述存儲(chǔ)單元的活性化時(shí)，通過上述字線依據(jù)在上述存取晶體管的柵電極施加上述接地電壓，與過去相比由于可將所需的電源數(shù)變少，故動(dòng)作控制變得容易，且亦可降低電路面積。
上述單元電容器是p溝道型MISFET，這樣，由于可通過與邏輯電路共同的邏輯加工制造半導(dǎo)體存儲(chǔ)裝置，故可降低制造成本。
上述單元電容器是平面型的MISFET，這樣，能更容易制造。
上述單元電容器是耗盡型MISFET，在動(dòng)作期間，在上述單元電容器的柵電極施加上述接地電壓，這樣，可以比過去還少的電源數(shù)在單元電容器穩(wěn)定地保持電荷。
上述存取晶體管，具有比上述邏輯電路內(nèi)的p溝道型MISFET的柵絕緣膜還厚的柵絕緣膜，這樣，由于可抑制柵漏電流，故可更穩(wěn)定地保持?jǐn)?shù)據(jù)。
上述存取晶體管地柵絕緣膜的厚度與上述單元電容器和柵絕緣膜的厚度相等，這樣，由于可共同化處理存取晶體管和單元電容器的制造工序，故更可減少制造工序。
上述存取晶體管和上述單元電容器具有被施加了正電源電壓的共同的襯底或共同的N型井，這樣，與過去相比可減少所需電源數(shù)，實(shí)現(xiàn)縮小電路面積。
上述讀出放大器，包括具有1對p溝道型MISFET；用于放大上述位線間的電位差的放大電路；和控制上述放大電路的驅(qū)動(dòng)，具有比上述1對p溝道型MISFET還低的閾值的p溝道型MISFET晶體管，這樣，與過去相比可擴(kuò)大讀出放大器的動(dòng)作余量。
上述1對p溝道型MISFET是耗盡型MISFET，這樣，可更加加大動(dòng)作余量。
上述動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置，還具有包括在上述存儲(chǔ)單元存在于非活性狀態(tài)的期間，用于使上述第1位線和上述第2位線間短路的耗盡型的p溝道型MISFET的位線補(bǔ)償晶體管；和在上述存儲(chǔ)單元存在于非活性狀態(tài)的期間，用于在上述位線對施加恒壓的具有耗盡型的p溝道型MISFET的位線預(yù)充電晶體管，的預(yù)充電補(bǔ)償電路，這樣，可將非活性狀態(tài)中的位線對的電位確實(shí)設(shè)定成所定值。另外，與過去相比因擴(kuò)大了預(yù)充電補(bǔ)償電路的動(dòng)作富余量，故在可充分確保存儲(chǔ)單元和讀出放大器的動(dòng)作余量時(shí)，可提高半導(dǎo)體存儲(chǔ)裝置的性能。
在上述位線補(bǔ)償晶體管及上述位線預(yù)充電晶體管的各柵電極，在上述存儲(chǔ)單元存在于非活性狀態(tài)的期間，施加閾值電壓以下的電壓，這樣，可更確定將位線對的非活性狀態(tài)的電位設(shè)定成所定值。
上述動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置，由與上述邏輯電路共同的邏輯加工形成，這樣，可減少制造工序數(shù)。
本發(fā)明的第2半導(dǎo)體集成電路裝置，包括具有n溝道型MISFET，在襯底上被集成化的邏輯電路；和設(shè)置在與所述邏輯電路同一襯底上，包括字線；與所述字線交叉的第1位線；與所述第1位線形成位線對的第2位線；具有柵電極連接在所述字線上、第1擴(kuò)散層連接在所述第1位線上的n溝道型MISFET的存取晶體管，和連接在所述存取晶體管的第2擴(kuò)散層、具有可保持電荷的單元電容器、且配置在所述字線和所述第1位線的交點(diǎn)的存儲(chǔ)單元；以及設(shè)置在所述第1位線和所述第2位線間，讀出動(dòng)作時(shí)、用于放大所述第1位線與所述第2位線間產(chǎn)生的微小電位差的讀出放大器，的動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置，所述存取晶體管的閾值，設(shè)定成比設(shè)置在所述邏輯電路的n溝道型MISFET的閾值還低。
由此，在低設(shè)定邏輯電路的閾值實(shí)現(xiàn)提高動(dòng)作速度的同時(shí)，在半導(dǎo)體存儲(chǔ)裝置，擴(kuò)大存取晶體管的動(dòng)作富余量，在低電壓下可確保動(dòng)作性能。
特別是，上述存取晶體管是耗盡型MISFET，在上述存儲(chǔ)單元的活性化時(shí)，通過上述字線最好在上述存取晶體管的柵電極施加上述正電源電壓。
上述單元電容器是n溝道型MISFET，這樣，由于可通過與邏輯電路共同的邏輯加工制造半導(dǎo)體存儲(chǔ)裝置，故可降低制造成本。
上述單元電容器是平面型的MISFET更好。
上述單元電容器是耗盡型MISFET，在動(dòng)作期間，在上述單元電容器的柵電極施加上述正電源電壓，這樣，可以比過去還少的電源數(shù)在單元電容器穩(wěn)定地保持電荷。
上述存取晶體管具有比上述邏輯電路內(nèi)的n溝道型MISFET的柵絕緣膜還厚的柵絕緣膜，這樣，由于可抑制柵漏電流，故可更穩(wěn)定地保持?jǐn)?shù)據(jù)。
上述存取晶體管的柵絕緣膜的厚度與上述單元電容器的柵絕緣膜的厚度相等，這樣，由于可共同化處理存取晶體管和單元電容器的制造工序，故更可減少制造工序。
上述存取晶體管和上述單元電容器具有被施加了正電源電壓的共同的襯底或共同的P型井，上述第1位線在高電平時(shí)施加上述正電源電壓、低電平時(shí)施加上述接地電壓，這樣，與過去相比減少所需電源數(shù)，可實(shí)現(xiàn)縮小電路面積。
上述讀出放大器，包括由1對n溝道型MISFET構(gòu)成，用于放大上述位線間的電位差的放大電路；和控制上述放大電路的驅(qū)動(dòng)，具有比上述1對n溝道型MISFET還高的閾值的n溝道型MISFET晶體管，這樣，與過去相比可擴(kuò)大讀出放大器的動(dòng)作余量。
上述1對n溝道型MISFET是耗盡型MISFET，這樣，可更加加大動(dòng)作余量。
上述動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置，還具有包括在上述存儲(chǔ)單元存在于非活性狀態(tài)的期間，用于使上述第1位線和上述第2位線間短路的耗盡型的n溝道型MISFET的位線補(bǔ)償晶體管；和在上述存儲(chǔ)單元存在于非活性狀態(tài)的期間，用于在上述位線對施加恒壓的具有耗盡型的n溝道型MISFET的位線預(yù)充電晶體管，的預(yù)充電補(bǔ)償電路，這樣，與過去相比可擴(kuò)大預(yù)充電補(bǔ)償電路的動(dòng)作余量，故在可充分確保存儲(chǔ)單元和讀出放大器的動(dòng)作余量時(shí)，可提高半導(dǎo)體存儲(chǔ)裝置的性能。
在上述位線補(bǔ)償晶體管及上述位線預(yù)充電晶體管的各柵電極，在上述存儲(chǔ)單元存在于非活性狀態(tài)的期間，施加閾值電壓以上的電壓，這樣，可更確定將位線對的非活性狀態(tài)的電位設(shè)定成所定值。
上述動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置，由與上述邏輯電路共同的邏輯加工形成，這樣，可減少制造工序數(shù)。


圖1是表示與本發(fā)明的第1實(shí)施方案有關(guān)的半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元的電路圖。
圖2是在與第1實(shí)施方案有關(guān)的半導(dǎo)體存儲(chǔ)裝置中，讀出“0”數(shù)據(jù)時(shí)的動(dòng)作概念圖。
圖3是與第1實(shí)施方案有關(guān)的半導(dǎo)體存儲(chǔ)裝置中，存儲(chǔ)單元的剖視圖。
圖4是概略表示已包括與第1實(shí)施方案有關(guān)的半導(dǎo)體存儲(chǔ)裝置和邏輯電路的半導(dǎo)體集成電路的剖視圖。
圖5是與第1實(shí)施方案有關(guān)的半導(dǎo)體存儲(chǔ)裝置中，表示讀出放大器電路、位線預(yù)充電補(bǔ)償電路及列選擇開關(guān)的電路圖。
圖6是表示圖5所示的各信號、位線對及字線對的電位變化的時(shí)序圖。
圖7是表示與第1實(shí)施方案有關(guān)的半導(dǎo)體存儲(chǔ)裝置的整體的電路框圖。
圖8是表示圖9所示的本實(shí)施方案的半導(dǎo)體存儲(chǔ)裝置中的Row譯碼器/字驅(qū)動(dòng)器的構(gòu)成例的電路圖。
圖9是表示為了產(chǎn)生圖8所示的內(nèi)部升壓電位Vpp的升壓電位發(fā)生電路的第1構(gòu)成例的電路圖。
圖10是表示為發(fā)生圖8所示的內(nèi)部升壓電位Vpp的升壓電位發(fā)生電路的第2構(gòu)成例的電路框圖。
圖11是表示與第2實(shí)施方案有關(guān)的半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)單元的電路圖。
圖12是在與第2實(shí)施方案有關(guān)的半導(dǎo)體存儲(chǔ)裝置中，讀出“0”數(shù)據(jù)時(shí)的動(dòng)作概念圖。
圖13是與第2實(shí)施方案有關(guān)的半導(dǎo)體存儲(chǔ)裝置中，存儲(chǔ)單元的剖視圖。
圖14是與第2實(shí)施方案有關(guān)的半導(dǎo)體存儲(chǔ)裝置中，表示讀出放大器電路、位線預(yù)充電補(bǔ)償電路及列選擇開關(guān)的電路圖。
圖15是表示圖14所示的各信號、位線對及字線的電位變化的時(shí)序圖。
圖16是表示一般半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)單元的電路圖。
圖中101，121，302-字線；102，122-位線；103，123-存取晶體管；104，124-單元電容；105，125-襯底(井)電位；106，126-單元板電極；107，127-存儲(chǔ)單元存儲(chǔ)節(jié)點(diǎn)；200-讀出放大器電路；201-位線預(yù)充電補(bǔ)償電路；202-列邏輯開關(guān)；301-存儲(chǔ)單元陣列；303-位線對；304-存儲(chǔ)單元；305-讀出放大器列；306-Column譯碼器；307-讀出放大器·寫入放大器(·IO選擇)；308-Row譯碼器/字驅(qū)動(dòng)器；309-Row地址預(yù)譯碼器；310-Column地址預(yù)譯碼器；311-Row地址緩沖器；312-Column地址緩沖器；313-時(shí)序控制電路；401-Row譯碼器；402-字驅(qū)動(dòng)器；403-地址預(yù)譯碼信號；404-字驅(qū)動(dòng)器驅(qū)動(dòng)信號；501-基準(zhǔn)電位發(fā)生電路；502-輸出電路；511-電壓檢測電路；512-振蕩器及控制電路；513-充電泵電路；Vref1-第1基準(zhǔn)電位；Vref2-第2基準(zhǔn)電位；VDD-(正的)電源電位；VSS-接地電位；VCP-單元板電位；VPP-升壓電位；VBP-位線預(yù)充電電位；VD3-外部電源電位；BL·NBL-位線對；DL·NDL-數(shù)據(jù)總線對；TP00～n-P型讀出放大器驅(qū)動(dòng)晶體管；TP10～n-第1P型讀出放大器晶體管；TP20～n-第2 P型讀出放大器晶體管；TN00-N型讀出放大器驅(qū)動(dòng)晶體管；TN10～n-第1N型讀出放大器晶體管；TN20～n-第2N型讀出放大器晶體管；TP30～n、TN50～ n-位線補(bǔ)償晶體管；TP40～n、TN60～n-第1位線預(yù)充電晶體管；TP50～n、TN70～n-第2位線預(yù)充電晶體管；TN30～n-列選擇開關(guān)；NSEP-第1讀出放大信號；SEN-第2讀出放大信號；EQ-位線預(yù)充電補(bǔ)償信號；CSL0～ n-列選擇控制信號。
具體實(shí)施例方式
(第1實(shí)施方案)以下，就與本發(fā)明的第1實(shí)施方案有關(guān)的半導(dǎo)體存儲(chǔ)裝置邊參照附圖邊進(jìn)行說明。
圖1是與本發(fā)明的第1實(shí)施方案有關(guān)的動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置(DRAM)中，表示存儲(chǔ)單元的電路圖。
如圖所示，本實(shí)施方案的DRAM，包括互相交叉的多個(gè)字線101及多個(gè)位線102；和設(shè)置在與字線101與位線102的交點(diǎn)附近、矩陣狀配置的存儲(chǔ)單元。并且，各存儲(chǔ)單元，包括柵電極連接字線101、一端(第1擴(kuò)散層)連接在位線102上的p溝道型MOSFET的存取晶體管(存取Tr)103；和與存取Tr103的另一端(第2擴(kuò)散層)連接、起電容器功能的p溝道型MOSFET的單元電容器104。依據(jù)本構(gòu)成，在本實(shí)施方案的DRAM中，在存取Tr103與單元電容器104之間的存儲(chǔ)單元存儲(chǔ)節(jié)點(diǎn)107可保持“0”或“1”的數(shù)據(jù)。
另外，本實(shí)施方案的DRAM，與邏輯電路同時(shí)設(shè)置在同一芯片上，由邏輯加工形成。此點(diǎn)后述。
本實(shí)施方案的DRAM的特征在于存取Tr103及單元電容器104是具有0V以上(0V或正)的閾值的耗盡型的MOS晶體管。由此，可將存取Tr103和單元電容器104的電位只設(shè)定成電源電位VDD、升壓電位VPP及接地電位VSS三種。這里，例如，設(shè)電源電位(電源電壓)VDD為1.5V；升壓電位(升壓電壓)VPP為2.0V。
以下，就本實(shí)施方案的DRAM的動(dòng)作進(jìn)行說明。
首先，單元電容器104具有單元板電極106，該單元板電極106的電位，在整個(gè)動(dòng)作期間為單元板電位Vcp(＝0V)。由此，單元電容器104可始終保持在溝道形成狀態(tài)，不論從位線102向存儲(chǔ)單元存儲(chǔ)節(jié)點(diǎn)107的寫入電位的情況如何，可穩(wěn)定地確保單元電容器104的單元電容。在本實(shí)施方案中，由于單元電容器104的閾值是0V以上，故單元板電位Vcp可設(shè)定在接地電位Vss或接近接地電位Vss的值。當(dāng)將單元板電位Vcp設(shè)為Vss時(shí)，由于可比過去減少電源電路數(shù)，故可縮小電路面積。
另外，存取Tr103和單元電容器104共同的襯底或井電極105的電位，在動(dòng)作時(shí)為電源電位VDD。由此，由于可降低襯底偏置效應(yīng)，存取Tr103的閾值上升，故可抑制電路的漏電流。并且，在本實(shí)施方案的DRAM存儲(chǔ)單元中，由于存取Tr是耗盡型MOSFET，故與使用通常的MISFET時(shí)比，動(dòng)作余量變大。因而，可將用于使存取Tr103成為導(dǎo)通狀態(tài)的電位的下限作為接地電位Vss。由此，與過去的DRAM相比可更加減少電源數(shù)。
此外，在字線101的非活性化時(shí)(存儲(chǔ)單元的非活性化時(shí))，字線101的電位設(shè)定在升壓電位VPP，存取Tr103為截止?fàn)顟B(tài)。另外，位線102的電位，預(yù)先成為位線預(yù)充電電位VBP(VDD/2)。
另一方面，在字線101的活性化時(shí)(存儲(chǔ)單元的活性化時(shí))，字線101的電位成為接地電位Vss，存取Tr103成為導(dǎo)通狀態(tài)。
圖2是讀出“0”數(shù)據(jù)時(shí)的本實(shí)施方案的DRAM的動(dòng)作概念圖。
如同圖所示，在數(shù)據(jù)讀出時(shí)，字線101的電位成為接地電位Vss，存取Tr103成為接通狀態(tài)。這樣，“0”的存儲(chǔ)信息被讀出到與存取Tr103連接的位線102上，該位線102的電位略有下降。接著，讀出放大器將位線102對間的電位差放大，使位線102對的一方電位為接地電位Vss，使另一方電位為電源電位VDD。并且，通過將該被放大的存儲(chǔ)信息輸出到外部，故可進(jìn)行讀出動(dòng)作。
另一方面，在寫入動(dòng)作時(shí)，雖然字線101的動(dòng)作與讀出時(shí)相同，但數(shù)據(jù)傳送的路徑與讀出動(dòng)作相反。即，使字線101的電位為接地電位Vss，使存取Tr103為接通狀態(tài)。這時(shí)，從寫入放大器通過讀出放大器將信息從位線102寫入單元電容器104。若位線102的電位為VDD則向單元電容器104寫入“1”信息；若位線102的電位為Vss則向單元電容器104寫入“0”信息。
在本實(shí)施方案的DRAM中，在如上述數(shù)據(jù)的讀出、寫入時(shí)，在活性化的字線101施加了接地電位Vss。這時(shí)，若設(shè)寫入“1”數(shù)據(jù)時(shí)存儲(chǔ)單元存儲(chǔ)節(jié)點(diǎn)107的電壓為VH、寫入“0”數(shù)據(jù)時(shí)的電壓為VL，則VH＝VDD、VL＝Vss-Vth(Vth＞0V時(shí)VL＝Vss)。這里，Vth是存取Tr103的閾值。
特別是，在本實(shí)施方案的DRAM，在“0”數(shù)據(jù)寫入中，由于存取Tr103的Vth為0V或正值(耗盡型Tr)，故可無電荷耗損地寫入位線102的“0”信息。
這里，以下歸納以上已說明的本實(shí)施方案的DRAM的特征。
首先，本實(shí)施方案的DRAM的存儲(chǔ)單元的偏置所必須的電源，作為除了外部電源VDD、VSS以外的內(nèi)部電源，只是字線off電源VPP的1個(gè)電源。因此，與過去的DRAM相比，就可大幅度縮小電路面積。
另外，由于存取Tr103和單元電容器104的閾值是0V以上，故即使字線的活性化狀態(tài)的電位是接地電位，也可以從位線向存儲(chǔ)單元存儲(chǔ)節(jié)點(diǎn)107的“0”數(shù)據(jù)寫入時(shí)的無電荷耗損地、充分地寫入。
并且，在字線101的非活性化狀態(tài)，通過使字線101的電位為VPP(＞VDD)，可降低存取Tr103在off狀態(tài)時(shí)的漏電流，故可確保存儲(chǔ)單元的存儲(chǔ)信息的保持時(shí)間。
這樣，本實(shí)施方案的DRAM比過去更加低耗電，且還可減少電路面積。
此外，在以上已說明的實(shí)施方案的DRAM中，作為存取Tr103及單元電容器104使用了閾值電壓為0V以上的耗盡型MOSFET，但亦有閾值電壓可使用負(fù)(增強(qiáng)型)的MOSFET的情形。例如，可以使用與設(shè)置在同一芯片上的邏輯電路的晶體管相比，其閾值的絕對值為充分小的晶體管，換言之，可以使用閾值電壓比邏輯電路中的p溝道型MOSFET還高的p溝道型MOSFET。這時(shí)，閾值的絕對值越小，向存儲(chǔ)單元存儲(chǔ)節(jié)點(diǎn)107寫入“0”數(shù)據(jù)時(shí)的電荷的耗損就可越小。閾值的絕對值非常小的話，使用增強(qiáng)型MOSFET亦可減少電源數(shù)。但是，從降低功耗及減少電路面積的觀點(diǎn)看，最好使用耗盡型MOSFET。
另外，在本實(shí)施方案的DRAM中，雖然將p溝道型MOSFET作為構(gòu)成存儲(chǔ)單元的晶體管，但使用n溝道型MOSFET亦可。這時(shí)，字線在非活性時(shí)的電位被設(shè)定在負(fù)的升壓電位、字線在活性時(shí)的電位為電源電位、存儲(chǔ)單元下的襯底電位為接地電位、單元板電位為電源電位。此點(diǎn)將在后面的實(shí)施方案詳述。
—DRAM存儲(chǔ)單元的單元構(gòu)造—
下面，說明本實(shí)施方案的DRAM存儲(chǔ)單元的單元構(gòu)造。
圖3時(shí)表示本實(shí)施方案的DRAM存儲(chǔ)單元的構(gòu)造的剖視圖。如同圖所示，本實(shí)施方案的DRAM存儲(chǔ)單元，包括由p型硅而成的半導(dǎo)體襯底100；在半導(dǎo)體襯底100中注入n型雜質(zhì)而設(shè)置的N型井112；在N型井112上設(shè)置，具有p型雜質(zhì)擴(kuò)散層120、柵絕緣膜和柵電極的存取Tr103；以及，與存取Tr103共有一方的p型雜質(zhì)擴(kuò)散層120，具有柵絕緣膜和單元板電極106的單元電容器104。存取Tr103的柵電極連接在字線101上，一方的p型雜質(zhì)擴(kuò)散層120連接在位線102上。
另外，圖4是概略表示包括本實(shí)施方案的DRAM存儲(chǔ)單元和邏輯電路的半導(dǎo)體集成電路的剖視圖。如同圖所示，本實(shí)施方案的DRAM與邏輯電路集成化在同一芯片上。這里，示出了邏輯電路部是設(shè)置在與DRAM單元部相同半導(dǎo)體襯底100上的具有NMOS邏輯晶體管108和PMOS邏輯晶體管109的倒相電路的例子。
這里，本實(shí)施方案的DRAM的特征在于構(gòu)成DRAM單元部的晶體管的柵絕緣膜比構(gòu)成邏輯電路的晶體管的柵絕緣膜還厚。例如，對于NMOS邏輯晶體管108及PMOS邏輯晶體管109的柵絕緣膜的厚度約是2.5nm，存取Tr103及單元電容器104的柵絕緣膜約是3nm。這樣的構(gòu)造，可使用眾所周知的邏輯加工，通過選擇性地多次氧化DRAM單元部的襯底上部來形成。
此外，存取Tr103的柵絕緣膜的厚度與單元電容器104的柵絕緣膜的厚度不同亦可，但相同膜厚的話可共同化處理柵絕緣膜的形成工序，故好。
該DRAM部，可使用與邏輯電路部相同的邏輯加工，同時(shí)制造。為了能用邏輯加工制造，在本實(shí)施方案中，作為單元電容器104，采用了平面型的MOS電容器，而不采用迭層單元和槽單元。
這樣，在本實(shí)施方案的DRAM中，例如可使邏輯電路以約1.5V左右的低電壓動(dòng)作，可使與外部的I/O部(輸入輸出電路部)及保護(hù)單元以約2.0V左右動(dòng)作。
為提高處理速度及省電化(低電壓化)，邏輯電路部的晶體管的柵絕緣膜存在變薄的傾向。在本實(shí)施方案的DRAM中，將構(gòu)成DRAM存儲(chǔ)單元的晶體管的柵絕緣膜加厚來抑制柵漏電流。因而，提高邏輯電路部的動(dòng)作速度，可穩(wěn)定地進(jìn)行存儲(chǔ)單元存儲(chǔ)動(dòng)作。另外，如上所述，通過使用耗盡型MOSFET作為存儲(chǔ)單元，可充分取得驅(qū)動(dòng)電壓的余量，故比過去更能減少必要的電源數(shù)。
此外，存取Tr103及單元電容器104一方或雙方也可以是用SiO2以外的材料構(gòu)成的具有柵絕緣膜的MISFET。特別是，通過使用具有比SiO2的介電常數(shù)高的介質(zhì)材料作為存取Tr103的柵絕緣膜材料，可加大存儲(chǔ)單元電容，故可更穩(wěn)定地動(dòng)作，作為這樣的高介質(zhì)材料，有鉭氧化物、鈦酸鋇、鍶(BST)等。
另外，通過將鐵電材料作為單元電容器104的柵絕緣膜材料，也可構(gòu)成FeRAM以代替DRAM。
—讀出放大器電路、位線預(yù)充電補(bǔ)償電路及列選擇開關(guān)電路—圖5是本實(shí)施方案的DRAM中表示讀出放大器電路、位線預(yù)充電補(bǔ)償電路及列選擇開關(guān)的電路圖。
在本實(shí)施方案的DRAM存儲(chǔ)單元中，對用連接在位線的讀出放大器電路200所讀出的電壓信息進(jìn)行了放大。另外，位線預(yù)充電補(bǔ)償電路201在位線的非活性化時(shí)，將位線對的電位預(yù)充電成VDD/2。列選擇開關(guān)202接受列選擇控制信號CSL后將所選擇的位線對活性化。
在本實(shí)施方案的DRAM中，讀出放大器電路200及位線預(yù)充電補(bǔ)償電路201也與存儲(chǔ)單元部相同，通過使用比耗盡型MOSFET或邏輯電路部的p溝道型MOSFET還高的閾值的p溝道型MOSFET，可實(shí)現(xiàn)動(dòng)作余量的擴(kuò)大。在過去的DRAM中，主要是因存儲(chǔ)單元的動(dòng)作余量小，而限制了省電化和穩(wěn)定動(dòng)作，但在本實(shí)施方案中，擴(kuò)大了存儲(chǔ)單元的動(dòng)作余量。因而，通過擴(kuò)大讀出放大器200等的外部電路的動(dòng)作余量，可進(jìn)一步提高動(dòng)作性能。
以下，就這些電路進(jìn)行說明。
如圖5所示，DRAM，包括位線對(BL0，NBL0)；和分別設(shè)置在位線BL0與位線NBL0間的讀出放大器電路200、位線預(yù)充電補(bǔ)償電路201及列選擇開關(guān)202。這樣的位線對存在多個(gè)對，在各位線間設(shè)置讀出放大器電路200、預(yù)充電補(bǔ)償電路201及列選擇開關(guān)202。在圖5中示出了n對(n是2以上的自然數(shù))的位線對，但由于各位線對具有同一構(gòu)造，故在以下將夾在位線BL0、NBL0中的電路的說明作為例子進(jìn)行說明。
首先，如圖5所示，讀出放大器電路200，包括由1對p型MOSFET和1對n型MOSFET構(gòu)成的、用于將位線對間的電位差放大的放大電路210；控制該放大電路的驅(qū)動(dòng)、具有比1對p型MOSFET還高的閾值的P型讀出放大器驅(qū)動(dòng)晶體管TP00；以及，用于控制上述放大電路的驅(qū)動(dòng)的N型讀出放大器驅(qū)動(dòng)晶體管TN00。P型讀出放大器驅(qū)動(dòng)晶體管TP00和N型讀出放大器驅(qū)動(dòng)晶體管TN00都是MOSFET。
放大電路210，包括源極與柵極是互相連接的p溝道型MOSFET的第1P型讀出放大器晶體管TP10及第2P型讀出放大器晶體管TP20；漏極彼此間及柵極彼此間連接在第1P型讀出放大器晶體管TP10上的n溝道型MOSFET的第1N型讀出放大器晶體管TN10；以及，漏極彼此間及柵極彼此間連接在第2P型讀出放大器晶體管TP20上、源極彼此間連接在第1N型讀出放大器晶體管TN10的n溝道型MOSFET的第2N型讀出放大器晶體管TN20。
在P型讀出放大器驅(qū)動(dòng)晶體管TP00中，向源極供給電源電位(電源電壓)VDD，漏極連接在第1P型讀出放大器晶體管TP10及第2P型讀出放大器晶體管TP20的源極。另外，在N型讀出放大器驅(qū)動(dòng)晶體管TN00中，源極接地，漏極連接在第1N型讀出放大器驅(qū)動(dòng)晶體管TN10及第2N型讀出放大器驅(qū)動(dòng)晶體管TN20的源極。
并且，第1P型讀出放大器晶體管TP10及第1N型讀出放大器驅(qū)動(dòng)晶體管TN10的漏極和第2P型讀出放大器驅(qū)動(dòng)晶體管TP20及第2N型讀出放大器驅(qū)動(dòng)晶體管TN20的柵極共同連接在位線BL0上。第2P型讀出放大器驅(qū)動(dòng)晶體管TP20及第2N型讀出放大器驅(qū)動(dòng)晶體管TN20的漏極和第1P型讀出放大器驅(qū)動(dòng)晶體管TP10及第1N型讀出放大器驅(qū)動(dòng)晶體管TN10的柵極共同連接在位線NBL0上。另外，P型讀出放大器驅(qū)動(dòng)晶體管TP00由施加在柵極的第1讀出放大信號NSEP控制，N型讀出放大器驅(qū)動(dòng)晶體管TN00由施加在柵極的第2讀出放大信號SEN控制。
下面，位線預(yù)充電補(bǔ)償電路201，包括連接位線BL0與位線NBL0的第1布線204及第2布線206；介入設(shè)在第1布線204上，柵極被施加了位線預(yù)充電補(bǔ)償控制信號EQ的p溝道型MOSFET的位線補(bǔ)償晶體管TP30；互相串聯(lián)地設(shè)置在第2布線206上，柵極均被施加了位線預(yù)充電補(bǔ)償控制信號EQ的p溝道型MOSFET的第1位線預(yù)充電晶體管TP40及第2位線預(yù)充電晶體管TP50。另外，位線預(yù)充電電位VBP(VDD/2)，在第1位線預(yù)充電晶體管TP40與第2位線預(yù)充電晶體管TP50之間連接。
下面，列選擇開關(guān)202，包括一端連接在位線BL0上，另一端連接在數(shù)據(jù)總線DL0上的N溝道型MOSFET的第1列選擇晶體管TN30；和，一端連接在位線NBL0上，另一端連接在數(shù)據(jù)總線NDL0上的N溝道型MOSFET的第2列選擇晶體管TN40。該第1列選擇晶體管TN30及第2列選擇晶體管TN40，均受由列譯碼器(未圖示)生成的列選擇控制信號CSL0的控制，成為導(dǎo)通狀態(tài)或非導(dǎo)通狀態(tài)。
本實(shí)施方案的讀出放大器電路200及位線預(yù)充電補(bǔ)償電路201的特征在于在圖5中用標(biāo)記表示的第1P型讀出放大器晶體管TP10、第2P型讀出放大器晶體管TP20、位線補(bǔ)償晶體管TP30、第1位線預(yù)充電晶體管TP40及第2位線預(yù)充電晶體管TP50的各閾值，比邏輯電路部內(nèi)的p溝道型MOSFET設(shè)定得高。由此，讀出放大器200及位線預(yù)充電補(bǔ)償電路201，低電壓中的動(dòng)作余量被擴(kuò)大。在位線預(yù)充電補(bǔ)償電路201中，特別具有耗盡型MOSFET亦可。
另外，這些晶體管的柵絕緣膜的厚度是與邏輯電路部內(nèi)的MOSFET晶體管相同的厚度。
對此，在圖5中用□標(biāo)記圍起的第1N型讀出放大器晶體管TN10及第2N型讀出放大器晶體管TN20的閾值電壓，比設(shè)置在邏輯電路部的n溝道型MOSFET的閾值電壓設(shè)定得低。因而，當(dāng)施加了相同柵壓時(shí)，與過去相比，源極-漏極間的電流容易流動(dòng)。因此，可進(jìn)一步擴(kuò)大低電壓中的讀出放大器的動(dòng)作余量。此外，在這些n溝道型MOSFET中，使用耗盡型MOSFET亦可。
另外，P型讀出放大器驅(qū)動(dòng)晶體管TP00的閾值電壓，設(shè)定成比第1P型讀出放大器晶體管TP10及第2P型讀出放大器晶體管TP20的閾值電壓還低。并且，N型讀出放大器驅(qū)動(dòng)晶體管TN00的閾值電壓，設(shè)定成比第1N型讀出放大器晶體管TN10及第2P型讀出放大器晶體管TN20的閾值電壓還高。這樣設(shè)定是為了抑制讀出放大器電路200的非活性時(shí)中的漏電流。此外，P型讀出放大器驅(qū)動(dòng)晶體管TP00的閾值電壓，設(shè)定成與構(gòu)成邏輯電路的p溝道型MOSFET的閾值電壓相等亦可。
下面，說明讀出放大器電路、位線預(yù)充電補(bǔ)償電路及列選擇開關(guān)電路的動(dòng)作。
圖6是表示圖5所示的各信號、位線對及字線對的電位變化的時(shí)序圖。同圖表示讀出“0”數(shù)據(jù)時(shí)的時(shí)序圖。
首先，本實(shí)施方案的半導(dǎo)體存儲(chǔ)裝置在非活性狀態(tài)時(shí)，位線預(yù)充電補(bǔ)償信號EQ的電位為Vss的“L”(低)電平。這樣，由于構(gòu)成位線預(yù)充電補(bǔ)償電路的p溝道型MOSFET導(dǎo)通，故位線對BL、NBL的電位成為預(yù)先被預(yù)充電VBP(≈VDD/2)的狀態(tài)。此外，在這里列選擇開關(guān)202為斷開狀態(tài)。
下面，半導(dǎo)體存儲(chǔ)裝置成為活性化狀態(tài)后，位線預(yù)充電補(bǔ)償信號EQ成為“H”電平，結(jié)束預(yù)充電狀態(tài)。這時(shí)，位線預(yù)充電補(bǔ)償信號EQ的電位，設(shè)定成升壓電位VPP，以確保位線補(bǔ)償晶體管TP30、第1位線預(yù)充電晶體管TP40及第2位線預(yù)充電晶體管TP50成為斷開狀態(tài)。
此后，依據(jù)行(Row)地址所選擇的字線的電位從VPP變化成Vss，該字線活性化后，存儲(chǔ)單元所保持的數(shù)據(jù)被位線對BL、NBL以微小電位差讀出。接著，當(dāng)?shù)?讀出放大信號NSEP變成“L”(高)電平、第2讀出放大器驅(qū)動(dòng)信號SEN變成“H”電平后，讀出放大器200活性化，從存儲(chǔ)單元讀出的微小電位被放大。接著，由列地址所選擇的列選擇開關(guān)成為接通，通過數(shù)據(jù)總線對DL、NDL進(jìn)行數(shù)據(jù)的收發(fā)。
此后，為了將半導(dǎo)體存儲(chǔ)裝置置于非活性狀態(tài)，先將字線的電位從VSS變化成VPP進(jìn)行非活性化。這樣，向位線上的數(shù)據(jù)的存儲(chǔ)單元的再寫入結(jié)束，此后，隨著位線預(yù)充電補(bǔ)償信號EQ的電位再次變成“L”電平，進(jìn)行位線預(yù)充電補(bǔ)償動(dòng)作，成為備用狀態(tài)。如上所述，若將本實(shí)施方案的讀出放大器電路的構(gòu)成與本實(shí)施方案的存儲(chǔ)單元組合使用，則可進(jìn)一步擴(kuò)大動(dòng)作余量，可實(shí)現(xiàn)動(dòng)作穩(wěn)定性的提高及動(dòng)作高速化。
此外，將構(gòu)成本實(shí)施方案的讀出放大器電路和位線預(yù)充電補(bǔ)償電路及列選擇開關(guān)等的MOSFET，用MISFET構(gòu)成亦可取得同樣的效果。
—半導(dǎo)體存儲(chǔ)裝置的整體構(gòu)成—圖7是表示與第1實(shí)施方案有關(guān)的半導(dǎo)體存儲(chǔ)裝置的整體的電路框圖。
如同圖所示，在半導(dǎo)體存儲(chǔ)裝置中，從外部輸入的地址輸入，經(jīng)由Row地址緩沖器311及Row地址譯碼器309，由Row譯碼器/字驅(qū)動(dòng)器308譯碼。這樣，通過Row譯碼器/字驅(qū)動(dòng)器308使得與地址信息對應(yīng)的字線302活性化，存儲(chǔ)單元存儲(chǔ)的信息被傳送到位線303。這里，字驅(qū)動(dòng)器的活性化信號由時(shí)序控制電路313控制。并且，傳送到位線303的信息，由讀出放大器列305內(nèi)的讀出放大器放大。
另外，地址輸入經(jīng)由列(Column)地址緩沖器312、Column地址譯碼器310，傳送到Column譯碼器306。并且，由Column譯碼器306選擇與地址信息對應(yīng)的讀出放大器后，通過讀出放大器寫入放大器307，進(jìn)行與外部的數(shù)據(jù)的收發(fā)。
圖8表示圖7所示的本實(shí)施方案的半導(dǎo)體裝置中的Row譯碼器/字驅(qū)動(dòng)器的構(gòu)成例的電路圖。
如同圖所示，外部輸入地址，由地址預(yù)譯碼信號403、Row譯碼器401譯碼。接著，傳送到字驅(qū)動(dòng)器402的外部輸入地址，經(jīng)電壓變換后，選擇、起動(dòng)對應(yīng)的字線。這時(shí)的字線的電位，在非活性時(shí)設(shè)定成內(nèi)部升壓電位VPP，活性化時(shí)設(shè)定成接地電位VSS。
下面，表示發(fā)生這樣內(nèi)部升壓電位VPP的電路之例。
圖9及圖10是表示為發(fā)生圖8所示的內(nèi)部升壓電位VPP的升壓電位發(fā)生電路的構(gòu)成例的電路圖及電路框圖。
首先，圖9所示的升壓電位發(fā)生電路，是通過將相應(yīng)供給電源電位VDD的外部電源而設(shè)定的第1基準(zhǔn)電位Vref1作為輸入，并利用它，使外部電源電位VD3(＞VDD)降壓來實(shí)現(xiàn)的。即，升壓電位發(fā)生電路，包括接受第1基準(zhǔn)電位Vref1，輸出第2基準(zhǔn)電位Vref2的基準(zhǔn)電位發(fā)生電路501；和接受第2基準(zhǔn)電位Vref2，發(fā)生升壓電位VPP的輸出電路502。這里，例如，VDD是邏輯晶體管用電源的電位，為1.5V；VD3是I/O或模擬電路用晶體管用電源的電位，為3.3V。
存在兩種外部電源時(shí)，這樣的構(gòu)成是可行的，以近年的系統(tǒng)LSI為主，在半導(dǎo)體裝置中是可廣泛應(yīng)用的構(gòu)成。
相反，即使外部電源是單一時(shí)，通過使用圖10所示的升壓電位發(fā)生電路，亦可發(fā)生升壓電位VPP。
圖10所示的升壓電位發(fā)生電路，采取由充電泵電路發(fā)生對VDD升壓的電源的構(gòu)成，它包括用于檢測輸出電壓的檢測電路511；振蕩器及(泵送)控制電路512；以及充電泵電路513。在最近的半導(dǎo)體存儲(chǔ)裝置中，是廣泛使用的構(gòu)成，故詳細(xì)說明省略。
使用如上的電路，可實(shí)現(xiàn)本實(shí)施方案的半導(dǎo)體存儲(chǔ)裝置。
(第2實(shí)施方案)作為與本發(fā)明的第2實(shí)施方案有關(guān)的DRAM，就共同用n溝道MOSFET構(gòu)成存儲(chǔ)單元的存取Tr及構(gòu)成單元電容器的例子進(jìn)行說明。
圖11是與第2實(shí)施方案有關(guān)的DRAM中、表示存儲(chǔ)單元的電路圖。
如同圖所示，本實(shí)施方案的DRAM，包括互相交叉的多個(gè)字線121及多個(gè)位線122；和分別設(shè)置在與字線121和位線122的交點(diǎn)附近的存儲(chǔ)單元。并且，各存儲(chǔ)單元，包括在柵電極上連接字線121，一端(第1擴(kuò)散層)連接在位線122上的n溝道型MOSFET的存取Tr123；和與存取Tr123的另一端(第2擴(kuò)散層)連接的n溝道型MOSFET的、作為電容器功能的單元電容器124。本實(shí)施方案的DRAM也與第1實(shí)施方案相同，與邏輯電路設(shè)在同一芯片上，由邏輯加工形成。
本實(shí)施方案的DRAM的特征在于存取Tr123及單元電容器124是具有0V以下(0V或負(fù))的閾值的耗盡型的MOS晶體管。由此，可將存取Tr123和單元電容器124的電位，只設(shè)定成電源電位VDD、負(fù)升壓電位VBB及接地電位VSS三種。這里，例如，電源電位(電源電壓)VDD為1.5V；負(fù)升壓電位(負(fù)升壓電壓)VBB為-0.5V。
另外，存取Tr123的柵絕緣膜，具有比并設(shè)在本實(shí)施方案的DRAM的邏輯電路內(nèi)的n溝道型MOSFET的柵絕緣膜還厚的膜厚。由此，不僅能提高動(dòng)作速度等、實(shí)現(xiàn)提高邏輯電路的性能，還可降低存取Tr123中的柵極漏電流。
在本實(shí)施方案的DRAM中，由于是用n溝道型MOSFET構(gòu)成存取Tr123及單元電容器的，故與第1實(shí)施方案的DRAM存在控制不同的部分。以下，就本實(shí)施方案的DRAM的動(dòng)作進(jìn)行說明。
首先，單元電容器124具有單元板電極126，該單元板電極126的電位，在動(dòng)作期間，為單元板電位VCP(＝VDD)。由此，單元電容器124始終保持在溝道形成狀態(tài)，不受從位線122向存儲(chǔ)單元存儲(chǔ)節(jié)點(diǎn)127的寫入電位的影響，穩(wěn)定地確保了單元電容器124的單元電容。在本實(shí)施方案中，由于單元電容器124的閾值是0V以下，故單元板電位VCP可設(shè)定為電源電壓VDD或接近電源電壓VDD的值。將單元板電位VCP作為VDD時(shí)，與過去相比，可減少電源電路數(shù)，故可縮小電路面積。
另外，由于存取Tr123和單元電容器124共同的襯底或井電極125的電位，在動(dòng)作時(shí)始終為接地電位VSS，故成為可抑制存取Tr123及單元電容器124的襯底偏置效應(yīng)的構(gòu)成。另外，在本實(shí)施方案的DRAM存儲(chǔ)單元中，由于存取Tr123是耗盡型MOSFET，故與使用通常的MOSFET比，動(dòng)作余量變大。因而，用于使存取Tr123成為接通狀態(tài)的電位作為電源電位VDD，即使不使用升壓電位，亦可進(jìn)行寫入及讀出動(dòng)作。由此，可進(jìn)一步減少電源數(shù)，實(shí)現(xiàn)電路面積的縮小化。
圖12是讀出“0”數(shù)據(jù)時(shí)的本實(shí)施方案的DRAM的動(dòng)作概念圖。
如同圖所示，在數(shù)據(jù)讀出時(shí)，字線121的電位從負(fù)升壓電位VBB向電源電位VDD變化，存取Tr123成為接通狀態(tài)。這樣，“0”的存儲(chǔ)信息讀出到連接在存取Tr123的位線122上，該位線122的電位略有下降。接著，讀出放大器將位線122對間的電位差放大，將位線122對的一方的電位作為接地電位VSS，另一方的電位置電源電位VDD。并且，通過將該放大了的存儲(chǔ)信息輸出到外部，故可進(jìn)行讀出動(dòng)作。此外，關(guān)于寫入動(dòng)作時(shí)，字線121的動(dòng)作與讀出時(shí)相同，但數(shù)據(jù)傳送的路徑與讀出動(dòng)作相反。
在本實(shí)施方案的DRAM中，在數(shù)據(jù)的讀出時(shí)或?qū)懭霑r(shí)，在已活性化的位線121施加了電源電位VDD。這時(shí)，若設(shè)寫入“1”數(shù)據(jù)時(shí)，存儲(chǔ)單元存儲(chǔ)節(jié)點(diǎn)127上的電壓作為VH，寫入“0”數(shù)據(jù)時(shí)的電壓作為VL，則VH＝VDD-Vth(Vth＜0V時(shí)VH＝VDD)、VL＝VSS。這里，Vth意味著存取Tr123的閾值。
特別是，在本實(shí)施方案的DRAM中，在“1”數(shù)據(jù)的寫入中，由于存取Tr123的Vth是0V或負(fù)的值(耗盡型Tr)，故可無電荷耗損地寫入位線102的“1”信息。
如上，作為存取Tr及單元電容器，即使使用n溝道型MOSFET，根據(jù)數(shù)據(jù)寫入時(shí)的電荷損耗的降低、減少電源數(shù)，亦可得到縮小電路面積的效果。
此外，在本實(shí)施方案的DRAM存儲(chǔ)單元中，存取Tr123及單元電容器124的閾值，若比設(shè)置在同一芯片上的邏輯電路中的n溝道型MOSFET的閾值還低，與過去相比，亦可擴(kuò)大動(dòng)作余量。但由于電源數(shù)和過去相同，故在需要減少面積時(shí)，最好使用耗盡型MOSFET。
另外，即使在本實(shí)施方案中，代替構(gòu)成存儲(chǔ)單元的MOSFET，使用MISFET亦可。
下面，簡單說明本實(shí)施方案的DRAM存儲(chǔ)單元的單元構(gòu)造。
圖13是表示本實(shí)施方案的DRAM存儲(chǔ)單元的構(gòu)造的剖視圖。如同圖所示，本實(shí)施方案的DRAM存儲(chǔ)單元具有與第1實(shí)施方案的DRAM存儲(chǔ)單元幾乎同樣的構(gòu)成，各層的導(dǎo)電型相反。
即，包括由p型硅形成的半導(dǎo)體襯底141；在半導(dǎo)體襯底141中注入n型雜質(zhì)而設(shè)置的N型井130；設(shè)置在N型井130內(nèi)、含有p型雜質(zhì)的P型井132；設(shè)置在P型井132上、具有n型雜質(zhì)擴(kuò)散層140、柵絕緣膜和柵電極的存取Tr123；與存取Tr123共有一方的n型雜質(zhì)擴(kuò)散層140、且具有柵絕緣膜和單元板電極126的單元電容器124。并且，這里，示出了在p型襯底上設(shè)置N型井及P型井的三重井構(gòu)造。另外，也可以是在n型襯底上設(shè)置P型井、在該P(yáng)型井上設(shè)置MOSFET的構(gòu)成，但取三重井構(gòu)造可降低來自邏輯電路部的噪聲影響，故更好。
下面，就本實(shí)施方案的讀出放大器電路、位線預(yù)充電補(bǔ)償電路及列選擇開關(guān)電路進(jìn)行簡單說明。
圖14是本實(shí)施方案的DRAM中，表示讀出放大器電路、位線預(yù)充電補(bǔ)償電路及列選擇開關(guān)的電路圖。在本實(shí)施方案DRAM中，讀出放大器電路200及列選擇開關(guān)202的電路構(gòu)成與第1實(shí)施方案的DRAM相同，故說明省略。
如圖14所示，在本實(shí)施方案的位線預(yù)充電補(bǔ)償電路201中，將在第1實(shí)施方案使用的位線補(bǔ)償晶體管TP30、第1位線預(yù)充電晶體管TP40及第2位線預(yù)充電晶體管TP50，用n溝道型MOSFET的位線補(bǔ)償晶體管TN50、第1位線預(yù)充電晶體管TN60及第2位線預(yù)充電晶體管TN70進(jìn)行置換。并且，位線補(bǔ)償晶體管TN50、第1位線預(yù)充電晶體管TN60及第2位線預(yù)充電晶體管TN70，都用耗盡型MOSFET構(gòu)成。
由此，由于可加大動(dòng)作余量，故理想。
圖15是表示圖14所示的各信號、位線對及字線對的電位變化的時(shí)序圖。同圖表示讀出“0”數(shù)據(jù)時(shí)的時(shí)序圖。
首先，本實(shí)施方案的半導(dǎo)體存儲(chǔ)裝置在非活性狀態(tài)時(shí)，位線預(yù)充電補(bǔ)償信號EQ的電位為VDD的“H”電平。這樣，由于構(gòu)成位線預(yù)充電補(bǔ)償電路的N溝道型MOSFET導(dǎo)通，故位線對BL、NBL的電位成為預(yù)先被預(yù)充電在VBP(≈VDD/2)的狀態(tài)。并且，在這里列選擇開關(guān)202為斷開狀態(tài)。
下面，當(dāng)半導(dǎo)體存儲(chǔ)裝置成為活性化狀態(tài)后，位線預(yù)充電補(bǔ)償信號EQ成為“L”電平，結(jié)束預(yù)充電狀態(tài)。這時(shí)，位線預(yù)充電補(bǔ)償信號EQ的電位，被設(shè)定成負(fù)升壓電位VBB，以確保位線補(bǔ)償晶體管TN30、第1位線預(yù)充電晶體管TN40及第2位線預(yù)充電晶體管TN50成為斷開狀態(tài)。
此后，由行地址選擇的字線的電位，從VBB變化成VDD，該字線活性化后，存儲(chǔ)單元所保持的數(shù)據(jù)作為微小電位差被讀出到列位線對BL、NBL上。接著，第1讀出放大信號NSEP變化成“L”電平、第2讀出放大器驅(qū)動(dòng)信號SEN變化成“H”電平后，讀出放大器電路200活性化，從存儲(chǔ)單元讀出的微小電位被放大。接著，由列地址選擇的列選擇開關(guān)變成接通，通過數(shù)據(jù)總線對DL、NDL進(jìn)行數(shù)據(jù)的收發(fā)。
此后，使半導(dǎo)體存儲(chǔ)裝置成為非活性狀態(tài)時(shí)，首先使字線的電位從VDD變化成VBB，實(shí)行非活性化。這樣，向位線上的數(shù)據(jù)的存儲(chǔ)單元的重寫結(jié)束。此后，位線預(yù)充電補(bǔ)償信號EQ的電位變成“H”電平，由此，可進(jìn)行位線預(yù)充電補(bǔ)償動(dòng)作，成為備用狀態(tài)。
依據(jù)以上動(dòng)作，讀出放大器電路，位線預(yù)充電補(bǔ)償電路及列選擇開關(guān)，可以驅(qū)動(dòng)用n溝道型MOSFET構(gòu)成的存儲(chǔ)單元。還有，有關(guān)此外的外部電路的基本構(gòu)成，與第1實(shí)施方案相同，故說明省略。
依據(jù)本發(fā)明的DRAM存儲(chǔ)單元，當(dāng)與邏輯電路共同設(shè)置在同一芯片上，且用p溝道型MOSFET構(gòu)成存取晶體管及單元電容器時(shí)，通過將存取晶體管及單元電容器的閾值設(shè)定成比邏輯電路內(nèi)的p溝道型MOSFET的閾值還高，與過去相比就可以得到大的動(dòng)作余量，故即使微細(xì)化進(jìn)展、電源電壓低到例如1.5V左右，亦可確實(shí)進(jìn)行存儲(chǔ)動(dòng)作。特別是，存取晶體管及單元電容器是耗盡型MOSFET時(shí)，與過去相比，由于可減少所需的電源電路數(shù)，故可實(shí)現(xiàn)構(gòu)成的簡略化、小面積化。另外，將存取晶體管及單元電容器用n溝道型MOSFET構(gòu)成時(shí)，亦可得到與此同樣的效果。
另外，在本發(fā)明的DRAM中，構(gòu)成讀出放大器電路及/或位線預(yù)充電補(bǔ)償電路的MOSFET中，通過將讀出放大器驅(qū)動(dòng)晶體管之外的MOSFET用耗盡型MOSFET，在擴(kuò)大了存儲(chǔ)單元的動(dòng)作余量時(shí)，可使性能進(jìn)一步提高。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，是包括字線；與所述字線交叉的第1位線；與所述第1位線形成位線對的第2位線；具有柵電極連接在所述字線上、第1擴(kuò)散層連接在所述第1位線上的MISFET的存取晶體管；和連接在所述存取晶體管的第2擴(kuò)散層上、可保持電荷的單元電容器，且配置在所述字線與所述第1位線的交點(diǎn)的存儲(chǔ)單元；以及讀出動(dòng)作時(shí)，用于放大在所述第1位線與所述第2位線間產(chǎn)生的電位差的讀出放大器，的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述第1位線，在高電平時(shí)被施加正的電源電壓，在低電平時(shí)被施加所述接地電壓，所述存取晶體管是耗盡型的p溝道型MISFET，在所述存儲(chǔ)單元的活性化時(shí)，通過所述字線在存取晶體管的柵電極上施加所述接地電壓。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于在非活性狀態(tài)下，在所述存取晶體管的柵電極施加比所述正的電源電壓還高的升壓電壓。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述單元電容器是p溝道型MISFET。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述單元電容器是平面型的MISFET。
5.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述單元電容器是耗盡型MISFET；在動(dòng)作期間中，在所述單元電容器的柵電極施加所述接地電壓。
6.根據(jù)權(quán)利要求1～5中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述存取晶體管和所述單元電容器，具有被施加了所述正的電源電壓的共同的襯底或共同的N型井；所述第1位線，在高電平時(shí)被施加所述正的電源電壓，在低電平時(shí)被施加所述接地電壓。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述讀出放大器，包括包含1對p溝道型MISFET，用于將所述位線對間的電位差放大的放大電路；和控制所述放大電路的驅(qū)動(dòng)，具有比所述1對p溝道型MISFET還低的閾值的p溝道型驅(qū)動(dòng)MIS晶體管。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述1對p溝道型MISFET是耗盡型MISFET。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于還包括具有在所述存儲(chǔ)單元處于非活性狀態(tài)的期間，用于使所述第1位線與所述第2位線間短路的、耗盡型的p溝道型MISFET的位線補(bǔ)償晶體管；和在所述存儲(chǔ)單元處于非活性狀態(tài)的期間，用于在所述位線對上施加一定電壓的、耗盡型的p溝道型MISFET的位線預(yù)充電晶體管，的所述預(yù)充電補(bǔ)償電路。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于在所述位線補(bǔ)償晶體管及所述位線預(yù)充電晶體管的各柵電極上，所述存儲(chǔ)單元處于非活性狀態(tài)期間中被施加比閾值電壓還高的電壓。
11.根據(jù)權(quán)利要求9或10所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述存取晶體管、所述位線補(bǔ)償晶體管、位線預(yù)充電晶體管及所述讀出放大器內(nèi)的所述1對p溝道型MISFET，由相互共同的工序形成。
12.一種半導(dǎo)體存儲(chǔ)裝置，是包括字線；與所述字線交叉的第1位線；與所述第1位線形成位線對的第2位線；具有柵電極連接在所述字線上、第1擴(kuò)散層連接在所述第1位線上的MISFET的存取晶體管；和連接在所述存取晶體管的第2擴(kuò)散層上、可保持電荷的單元電容器，且配置在所述字線與所述第1位線的交點(diǎn)的存儲(chǔ)單元；以及讀出動(dòng)作時(shí)，用于放大在所述第1位線與所述第2位線間產(chǎn)生的電位差的讀出放大器，的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述第1位線，在高電平時(shí)被施加正的電源電壓，在低電平時(shí)被施加所述接地電壓，所述存取晶體管是耗盡型的n溝道型MISFET，在所述存儲(chǔ)單元的活性化時(shí)，通過所述字線在存取晶體管的柵電極上施加所述正的電源電壓。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于在非活性狀態(tài)下，在所述存取晶體管的柵電極施加比所述接地電壓還低的負(fù)的升壓電壓。
14.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述單元電容器是n溝道型MISFET。
15.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述讀出放大器，包括包含1對n溝道型MISFET，用于將所述位線對間的電位差放大的放大電路；和控制所述放大電路的驅(qū)動(dòng)，具有比所述1對n溝道型MISFET還高的閾值的n溝道型驅(qū)動(dòng)MIS晶體管。
16.一種半導(dǎo)體集成電路裝置，其特征在于包括具有p溝道型MISFET，在襯底上被集成化的邏輯電路；和與所述邏輯電路設(shè)置在同一襯底上，具有字線；與所述字線交叉的第1位線；與所述第1位線形成位線對的第2位線；具有柵電極連接在所述字線上、第1擴(kuò)散層連接在所述第1位線上的MISFET的存取晶體管、和連接在所述存取晶體管的第2擴(kuò)散層上、可保持電荷的單元電容器，且配置在所述字線與所述第1位線的交點(diǎn)的存儲(chǔ)單元；以及讀出動(dòng)作時(shí)、用于放大在所述第1位線與所述第2位線間產(chǎn)生的微小電位差的讀出放大器的動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置，所述存取晶體管的閾值，設(shè)定成比設(shè)置在所述邏輯電路的p溝道型MISFET的閾值還高。
17.根據(jù)權(quán)利要求16所述的半導(dǎo)體集成電路裝置，其特征在于所述存取晶體管是耗盡型MISFET，在所述存儲(chǔ)單元的活性化時(shí)，通過所述字線在存取晶體管的柵電極上施加所述接地電壓。
18.根據(jù)權(quán)利要求16所述的半導(dǎo)體集成電路裝置，其特征在于所述單元電容器是p溝道型MISFET。
19.根據(jù)權(quán)利要求18所述的半導(dǎo)體集成電路裝置，其特征在于所述單元電容器是平面型的MISFET。
20.根據(jù)權(quán)利要求16～19中任一項(xiàng)所述的半導(dǎo)體集成電路裝置，其特征在于所述單元電容器是耗盡型MISFET，在動(dòng)作期間中，在所述單元電容器的柵電極上施加所述接地電壓。
21.根據(jù)權(quán)利要求17所述的半導(dǎo)體集成電路裝置，其特征在于所述存取晶體管，具有比所述邏輯電路內(nèi)的p溝道型MISFET的柵絕緣膜還厚的柵絕緣膜。
22.根據(jù)權(quán)利要求17所述的半導(dǎo)體集成電路裝置，其特征在于所述存取晶體管的柵絕緣膜的厚度與所述單元電容器的柵絕緣膜的厚度相等。
23.根據(jù)權(quán)利要求16所述的半導(dǎo)體集成電路裝置，其特征在于所述存取晶體管和所述單元電容器，具有被施加了所述正的電源電壓的共同的襯底或共同的N型井；所述第1位線，在高電平時(shí)被施加所述正的電源電壓，低電平時(shí)被施加所述接地電壓。
24.根據(jù)權(quán)利要求16所述的半導(dǎo)體集成電路裝置，其特征在于所述讀出放大器，包括包含1對p溝道型MISFET，與將所述位線對間的電位差放大的放大電路；和控制所述放大電路的驅(qū)動(dòng)，具有比所述1對p溝道型MISFET還低的閾值的p溝道型驅(qū)動(dòng)MIS晶體管。
25.根據(jù)權(quán)利要求24所述的半導(dǎo)體集成電路裝置，其特征在于所述1對p溝道型MISFET是耗盡型MISFET。
26.根據(jù)權(quán)利要求24或25所述的半導(dǎo)體集成電路裝置，其特征在于所述動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置具有包括在所述存儲(chǔ)單元處于非活性狀態(tài)的期間，用于使所述第1位線和所述第2位線間短路的耗盡型的p溝道型MISFET的位線補(bǔ)償晶體管；和在所述存儲(chǔ)單元處于非活性狀態(tài)的期間，用于在所述位線對上施加一定電壓的耗盡型的p溝道型MISFET的位線預(yù)充電晶體管，的預(yù)充電補(bǔ)償電路。
27.根據(jù)權(quán)利要求26所述的半導(dǎo)體集成電路裝置，其特征在于在所述位線補(bǔ)償晶體管及所述位線預(yù)充電晶體管的各柵電極上，所述存儲(chǔ)單元處于非活性狀態(tài)期間中被施加比閾值電壓還高的電壓。
28.根據(jù)權(quán)利要求16所述的半導(dǎo)體集成電路裝置，其特征在于所述動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置由與所述邏輯電路共同的邏輯加工形成。
29.一種半導(dǎo)體集成電路裝置，其特征在于包括具有n溝道型MISFET，在襯底上被集成化的邏輯電路；和設(shè)置在與所述邏輯電路同一襯底上，包括字線；與所述字線交叉的第1位線；與所述第1位線形成位線對的第2位線；具有柵電極連接在所述字線上、第1擴(kuò)散層連接在所述第1位線上的n溝道型MISFET的存取晶體管，和連接在所述存取晶體管的第2擴(kuò)散層、具有可保持電荷的單元電容器、且配置在所述字線和所述第1位線的交點(diǎn)的存儲(chǔ)單元；以及設(shè)置在所述第1位線和所述第2位線間，讀出動(dòng)作時(shí)、用于放大所述第1位線與所述第2位線間產(chǎn)生的微小電位差的讀出放大器，的動(dòng)態(tài)型半導(dǎo)體存儲(chǔ)裝置，所述存取晶體管的閾值，設(shè)定成比設(shè)置在所述邏輯電路的n溝道型MISFET的閾值還低。
30.根據(jù)權(quán)利要求29所述的半導(dǎo)體集成電路裝置，其特征在于所述存取晶體管是耗盡型MISFET，在所述存儲(chǔ)單元的活性化時(shí)，通過所述字線在所述存取晶體管的柵電極施加正的電源電壓。
31.根據(jù)權(quán)利要求29所述的半導(dǎo)體集成電路裝置，其特征在于所述單元電容器是n溝道型MISFET。
32.根據(jù)權(quán)利要求29～31中任一項(xiàng)所述的半導(dǎo)體集成電路裝置，其特征在于所述讀出放大器，包括包含1對n溝道型MISFET，用于將所述位線對間的電位差放大的放大電路；和控制所述放大電路的驅(qū)動(dòng)，具有比所述1對n溝道型MISFET還高的閾值的n溝道型驅(qū)動(dòng)MIS晶體管。
全文摘要
一種半導(dǎo)體存儲(chǔ)裝置，在用存取Tr(103)及單元電容器(104)構(gòu)成的DRAM存儲(chǔ)單元中，存取Tr(103)及單元電容器(104)使用耗盡型MOSFET；與過去相比，可擴(kuò)大動(dòng)作余量，需要的電源數(shù)亦可比過去減少。從而可提供一種電源電壓即使低電壓化亦可動(dòng)作，可用簡單構(gòu)成實(shí)現(xiàn)，且容易用邏輯加工形成的半導(dǎo)體存儲(chǔ)裝置。
文檔編號H03K19/0175GK1516193SQ20031012312
公開日2004年7月28日 申請日期2003年12月19日 優(yōu)先權(quán)日2002年12月27日
發(fā)明者山崎裕之, 廣瀨雅庸, 庸 申請人:松下電器產(chǎn)業(yè)株式會(huì)社