專利名稱：同步電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在數(shù)字信號(hào)傳輸裝置中，使異步輸入的信號(hào)同步于時(shí)鐘的同步電路。
背景技術(shù)：
以往的同步電路，使異步輸入的信號(hào)同步于同步時(shí)鐘進(jìn)行輸出(參照專利文獻(xiàn)1、2)，下面使用圖17進(jìn)行說明。
圖17是表示以往的同步電路的結(jié)構(gòu)的框圖。
圖17中，觸發(fā)器1將相對(duì)于同步用時(shí)鐘SCK異步的輸入信號(hào)SIN和從反相器5輸出的反轉(zhuǎn)時(shí)鐘nSCK作為輸入，在反轉(zhuǎn)時(shí)鐘nSCK的上升沿的定時(shí)保持并輸出上述輸入信號(hào)SIN。觸發(fā)器2將輸入信號(hào)SIN和同步用時(shí)鐘SCK作為輸入，在同步用時(shí)鐘SCK的上升沿的定時(shí)保持并輸出上述輸入信號(hào)SIN。觸發(fā)器3將用選擇電路4所選擇的信號(hào)和同步用時(shí)鐘SCK作為輸入，在同步用時(shí)鐘SCK的上升沿的定時(shí)輸出同步信號(hào)SOUT。選擇電路4基于從切換控制電路6輸出的控制信號(hào)CTL，來選擇觸發(fā)器1的輸出或者觸發(fā)器2的輸出的任何一個(gè)。反相器5將同步用時(shí)鐘SCK作為輸入，輸出使該同步用時(shí)鐘SCK反轉(zhuǎn)的反轉(zhuǎn)時(shí)鐘nSCK。切換控制電路6依照輸入信號(hào)SIN的轉(zhuǎn)移點(diǎn)和同步用時(shí)鐘SCK的邊緣的時(shí)間關(guān)系輸出控制信號(hào)CTL。
對(duì)如上面所構(gòu)成的同步電路的動(dòng)作進(jìn)行說明。
異步輸入信號(hào)SIN被輸入到觸發(fā)器1、2的各數(shù)據(jù)端子D。
用觸發(fā)器1，當(dāng)從反相器5輸出的反轉(zhuǎn)時(shí)鐘nSCK經(jīng)時(shí)鐘輸入端子CK被輸入時(shí)，在該反轉(zhuǎn)時(shí)鐘nSCK的上升沿的定時(shí)鎖存上述輸入信號(hào)SIN，并經(jīng)數(shù)據(jù)輸出端子Q向選擇電路4進(jìn)行輸出。
另外，用觸發(fā)器2，當(dāng)同步用時(shí)鐘SCK經(jīng)時(shí)鐘輸入端子CK被輸入時(shí)，在該同步用時(shí)鐘SCK的上升沿的定時(shí)鎖存上述輸入信號(hào)SIN，并經(jīng)數(shù)據(jù)輸出端子Q向選擇電路4進(jìn)行輸出。
另一方面，用切換控制電路6，監(jiān)視上述異步輸入信號(hào)SIN的轉(zhuǎn)移點(diǎn)和上述同步用時(shí)鐘SCK的邊緣的時(shí)間關(guān)系，當(dāng)檢測(cè)到該關(guān)系已接近預(yù)定時(shí)間以下時(shí)，輸出控制信號(hào)CTL，并切換選擇電路4。
用觸發(fā)器3，在上述同步用時(shí)鐘SCK的上升沿的定時(shí)鎖存由上述選擇電路4所選擇的信號(hào)，并經(jīng)數(shù)據(jù)輸出端子Q輸出同步信號(hào)SOUT。
這樣，就使異步輸入信號(hào)SIN同步于同步用時(shí)鐘SCK。
專利文獻(xiàn)1日本專利申請(qǐng)公開特開平5-327676。
專利文獻(xiàn)2USP4965814。
但是，由于在切換控制電路6檢測(cè)到異步信號(hào)SIN的轉(zhuǎn)移點(diǎn)已接近同步用時(shí)鐘SCK的邊緣時(shí)，已經(jīng)從選擇電路4輸出在反轉(zhuǎn)時(shí)鐘nSCK所鎖存的信號(hào)，并在第3觸發(fā)器3中再次在同步時(shí)鐘SCK被鎖存，所以就有將會(huì)附加等待時(shí)間(latency)之類的問題。
另外，在近年來的多信道數(shù)字傳輸中，輸入多條異步信號(hào)的情況也很多，隨著這些多個(gè)輸入信號(hào)變得高速，信號(hào)間的偏移就在數(shù)據(jù)輸送中成為問題。但是，由于在以往的技術(shù)中，有可能對(duì)每個(gè)信號(hào)附加等待時(shí)間，所以在需要進(jìn)行無錯(cuò)誤的信號(hào)同步的數(shù)據(jù)輸送中就成為很大的問題。

發(fā)明內(nèi)容
因此，本發(fā)明就是為了解決上述問題點(diǎn)而完成的，目的是提供防止等待時(shí)間的附加并抑制電路規(guī)模的同步電路。
為了解決上述課題，有關(guān)本發(fā)明技術(shù)方案1的同步電路提供一種同步電路，將輸入信號(hào)和頻率與該輸入信號(hào)的傳輸速率相等的時(shí)鐘作為輸入，并將上述輸入信號(hào)相對(duì)于上述時(shí)鐘進(jìn)行同步，其特征在于具備依照上述輸入信號(hào)的轉(zhuǎn)移點(diǎn)與上述時(shí)鐘的邊緣的時(shí)間關(guān)系來輸出控制信號(hào)的狀態(tài)檢測(cè)電路；基于上述控制信號(hào)將延遲附加到上述輸入信號(hào)的延遲選擇電路；以及使從上述延遲選擇電路輸出的信號(hào)同步于上述時(shí)鐘進(jìn)行輸出的鎖存電路。
另外，有關(guān)本發(fā)明技術(shù)方案2的同步電路提供一種同步電路，將輸入信號(hào)和頻率與該輸入信號(hào)的傳輸速率相等的時(shí)鐘作為輸入，并將上述輸入信號(hào)相對(duì)于上述時(shí)鐘進(jìn)行同步，其特征在于具備依照上述輸入信號(hào)的轉(zhuǎn)移點(diǎn)與上述時(shí)鐘的邊緣的時(shí)間關(guān)系來輸出控制信號(hào)的狀態(tài)檢測(cè)電路；基于上述控制信號(hào)將延遲附加到上述時(shí)鐘的延遲選擇電路；以及使上述輸入信號(hào)同步于從上述延遲選擇電路輸出的時(shí)鐘進(jìn)行輸出的鎖存電路。
另外，有關(guān)本發(fā)明技術(shù)方案3的同步電路提供一種同步電路，將相位相互無關(guān)的多個(gè)輸入信號(hào)和頻率與該多個(gè)輸入信號(hào)的傳輸速率相等的時(shí)鐘作為輸入，并將上述多個(gè)輸入信號(hào)相對(duì)于上述時(shí)鐘進(jìn)行同步，其特征在于具備依照上述多個(gè)輸入信號(hào)各自的轉(zhuǎn)移點(diǎn)的時(shí)間關(guān)系來輸出與該各輸入信號(hào)有關(guān)的控制信號(hào)的狀態(tài)檢測(cè)電路；基于上述與各輸入信號(hào)有關(guān)的控制信號(hào)將延遲附加到上述各輸入信號(hào)的延遲選擇電路；以及使從上述延遲選擇電路輸出的各信號(hào)同步于上述時(shí)鐘進(jìn)行輸出的鎖存電路。
另外，有關(guān)本發(fā)明技術(shù)方案4的同步電路提供一種同步電路，將把相互已取得同步的多個(gè)輸入信號(hào)和頻率與該多個(gè)輸入信號(hào)的傳輸速率相等的1條時(shí)鐘設(shè)為一組的、相位相互無關(guān)的多個(gè)信號(hào)束作為輸入，并使用從包含在上述各信號(hào)束中的時(shí)鐘選擇出的一條同步用時(shí)鐘，來進(jìn)行包含在上述多個(gè)各信號(hào)束中的各多個(gè)輸入信號(hào)相互間的同步，其特征在于具備對(duì)包含在上述各信號(hào)束中的各多個(gè)輸入信號(hào)間的狀態(tài)進(jìn)行檢測(cè)的狀態(tài)檢測(cè)電路；將包含在上述各信號(hào)束中的時(shí)鐘作為輸入，并基于利用上述狀態(tài)檢測(cè)電路的各信號(hào)束間的狀態(tài)檢測(cè)結(jié)果，將該各輸入時(shí)鐘中的一個(gè)時(shí)鐘作為同步用時(shí)鐘進(jìn)行選擇的時(shí)鐘選擇電路；對(duì)上述每個(gè)信號(hào)束，基于上述各信號(hào)束間的狀態(tài)檢測(cè)結(jié)果將延遲附加到在該各信號(hào)束中所包含的多個(gè)輸入信號(hào)的延遲選擇電路；以及使來自上述各信號(hào)束每個(gè)的延遲選擇電路的輸出信號(hào)同步于上述同步用時(shí)鐘進(jìn)行輸出的鎖存電路。
另外，有關(guān)本發(fā)明技術(shù)方案5的同步電路，根據(jù)技術(shù)方案4所述的同步電路，其特征在于上述狀態(tài)檢測(cè)電路具備，檢測(cè)上述各信號(hào)束間的遲早關(guān)系，并輸出遲早檢測(cè)信號(hào)的遲早檢測(cè)電路；以及檢測(cè)上述各信號(hào)束間的重復(fù)期間，并輸出重復(fù)檢測(cè)信號(hào)的重復(fù)檢測(cè)電路；上述時(shí)鐘選擇電路，基于上述遲早檢測(cè)信號(hào)在上述各信號(hào)束中，檢測(cè)為輸入早的信號(hào)束的時(shí)鐘作為上述同步用時(shí)鐘進(jìn)行選擇；上述延遲選擇電路，基于上述遲早檢測(cè)信號(hào)和上述重復(fù)檢測(cè)信號(hào)將延遲附加到包含在上述各信號(hào)束中的多個(gè)輸入信號(hào)。
另外，有關(guān)本發(fā)明技術(shù)方案6的同步電路，根據(jù)技術(shù)方案1所述的同步電路，其特征在于上述延遲選擇電路具備，將延遲附加到上述輸入信號(hào)的延遲電路；以及基于上述控制信號(hào)，來選擇上述輸入信號(hào)或者上述延遲電路的輸出信號(hào)的任何一個(gè)的選擇電路。
另外，有關(guān)本發(fā)明技術(shù)方案7的同步電路，根據(jù)技術(shù)方案2所述的同步電路，其特征在于上述延遲選擇電路具備，將延遲附加到上述輸入時(shí)鐘的延遲電路；以及基于上述控制信號(hào)，來選擇上述輸入時(shí)鐘或者上述延遲電路的輸出時(shí)鐘的任何一個(gè)的選擇電路。
另外，有關(guān)本發(fā)明技術(shù)方案8的同步電路，根據(jù)技術(shù)方案3所述的同步電路，其特征在于上述延遲選擇電路具備，將延遲附加到上述各輸入信號(hào)的延遲電路；以及對(duì)上述多個(gè)輸入信號(hào)的每個(gè)，基于與該各輸入信號(hào)有關(guān)的上述控制信號(hào)，來選擇上述多個(gè)各輸入信號(hào)或者從上述延遲電路輸出的各信號(hào)的任何一個(gè)的選擇電路。
另外，有關(guān)本發(fā)明技術(shù)方案9的同步電路，根據(jù)技術(shù)方案1至5的任何一項(xiàng)所述的同步電路，其特征在于上述狀態(tài)檢測(cè)電路，基于從外部輸入的、表示待同步的數(shù)據(jù)的位置關(guān)系的前同步檢測(cè)信號(hào)，來檢測(cè)上述輸入信號(hào)的狀態(tài)。
有關(guān)本發(fā)明技術(shù)方案1的同步電路提供一種同步電路，將輸入信號(hào)和頻率與該輸入信號(hào)的傳輸速率相等的時(shí)鐘作為輸入，并將上述輸入信號(hào)相對(duì)于上述時(shí)鐘進(jìn)行同步，通過具備依照上述輸入信號(hào)的轉(zhuǎn)移點(diǎn)與上述時(shí)鐘的邊緣的時(shí)間關(guān)系來輸出控制信號(hào)的狀態(tài)檢測(cè)電路；基于上述控制信號(hào)將延遲附加到上述輸入信號(hào)的延遲選擇電路；以及使從上述延遲選擇電路輸出的信號(hào)同步于上述時(shí)鐘進(jìn)行輸出的鎖存電路，就能夠不需要如以往那樣取輸入信號(hào)的反轉(zhuǎn)地將輸入信號(hào)同步于輸入時(shí)鐘，其結(jié)果，就能夠以簡(jiǎn)單的結(jié)構(gòu)實(shí)現(xiàn)可不用附加等待時(shí)間地進(jìn)行上述同步的同步電路。
另外，有關(guān)本發(fā)明技術(shù)方案2的同步電路提供一種同步電路，將輸入信號(hào)和頻率與該輸入信號(hào)的傳輸速率相等的時(shí)鐘作為輸入，并將上述輸入信號(hào)相對(duì)于上述時(shí)鐘進(jìn)行同步，通過具備依照上述輸入信號(hào)的轉(zhuǎn)移點(diǎn)與上述時(shí)鐘的邊緣的時(shí)間關(guān)系來輸出控制信號(hào)的狀態(tài)檢測(cè)電路；基于上述控制信號(hào)將延遲附加到上述時(shí)鐘的延遲選擇電路；以及使上述輸入信號(hào)同步于從上述延遲選擇電路輸出的時(shí)鐘進(jìn)行輸出的鎖存電路，就能夠不需要如以往那樣取輸入信號(hào)的反轉(zhuǎn)地將輸入信號(hào)同步于輸入時(shí)鐘，其結(jié)果，就能夠以簡(jiǎn)單的結(jié)構(gòu)實(shí)現(xiàn)可不用附加等待時(shí)間地進(jìn)行上述同步的同步電路。
另外，有關(guān)本發(fā)明技術(shù)方案3的同步電路提供一種同步電路，將相位相互無關(guān)的多個(gè)輸入信號(hào)和頻率與該多個(gè)輸入信號(hào)的傳輸速率相等的時(shí)鐘作為輸入，并將上述多個(gè)輸入信號(hào)相對(duì)于上述時(shí)鐘進(jìn)行同步，通過具備依照上述多個(gè)輸入信號(hào)各自的轉(zhuǎn)移點(diǎn)的時(shí)間關(guān)系來輸出與該各輸入信號(hào)有關(guān)的控制信號(hào)的狀態(tài)檢測(cè)電路；基于上述與各輸入信號(hào)有關(guān)的控制信號(hào)將延遲附加到上述各輸入信號(hào)的延遲選擇電路；以及使從上述延遲選擇電路輸出的各信號(hào)同步于上述時(shí)鐘進(jìn)行輸出的鎖存電路，就能夠不需要如以往那樣取輸入信號(hào)的反轉(zhuǎn)地將輸入信號(hào)同步于輸入時(shí)鐘，其結(jié)果，就能夠以簡(jiǎn)單的結(jié)構(gòu)實(shí)現(xiàn)可不用附加等待時(shí)間地進(jìn)行上述同步的同步電路。
另外，有關(guān)本發(fā)明技術(shù)方案4的同步電路提供一種同步電路，將把相互已取得同步的多個(gè)輸入信號(hào)和頻率與該多個(gè)輸入信號(hào)的傳輸速率相等的1條時(shí)鐘設(shè)為一組的、相位相互無關(guān)的多個(gè)信號(hào)束作為輸入，并使用從包含在上述各信號(hào)束中的時(shí)鐘選擇出的一條同步用時(shí)鐘，來進(jìn)行包含在上述多個(gè)各信號(hào)束中的各多個(gè)輸入信號(hào)相互間的同步，通過具備對(duì)包含在上述各信號(hào)束中的各多個(gè)輸入信號(hào)間的狀態(tài)進(jìn)行檢測(cè)的狀態(tài)檢測(cè)電路；將包含在上述各信號(hào)束中的時(shí)鐘作為輸入，并基于利用上述狀態(tài)檢測(cè)電路的各信號(hào)束間的狀態(tài)檢測(cè)結(jié)果，將該各輸入時(shí)鐘中的一個(gè)時(shí)鐘作為同步用時(shí)鐘進(jìn)行選擇的時(shí)鐘選擇電路；對(duì)上述每個(gè)信號(hào)束，基于上述各信號(hào)束間的狀態(tài)檢測(cè)結(jié)果將延遲附加到在該各信號(hào)束中所包含的多個(gè)輸入信號(hào)的延遲選擇電路；以及使來自上述各信號(hào)束每個(gè)的延遲選擇電路的輸出信號(hào)同步于上述同步用時(shí)鐘進(jìn)行輸出的鎖存電路，就能夠不用取在各信號(hào)束中所包含的多個(gè)輸入信號(hào)的反轉(zhuǎn)地對(duì)相互異步所輸入的多個(gè)信號(hào)束取得同步，其結(jié)果，就能夠以簡(jiǎn)單的結(jié)構(gòu)實(shí)現(xiàn)進(jìn)行不附加等待時(shí)間的同步的同步電路。
另外，有關(guān)本發(fā)明技術(shù)方案5的同步電路，在技術(shù)方案4所述的同步電路中，由于設(shè)上述狀態(tài)檢測(cè)電路具備，檢測(cè)上述各信號(hào)束間的遲早關(guān)系，并輸出遲早檢測(cè)信號(hào)的遲早檢測(cè)電路；以及檢測(cè)上述各信號(hào)束間的重復(fù)期間，并輸出重復(fù)檢測(cè)信號(hào)的重復(fù)檢測(cè)電路；上述時(shí)鐘選擇電路，基于上述遲早檢測(cè)信號(hào)在上述各信號(hào)束中，檢測(cè)為輸入早的信號(hào)束的時(shí)鐘作為上述同步用時(shí)鐘進(jìn)行選擇；上述延遲選擇電路，基于上述遲早檢測(cè)信號(hào)和上述重復(fù)檢測(cè)信號(hào)將延遲附加到包含在上述各信號(hào)束中的多個(gè)輸入信號(hào)，故能夠以簡(jiǎn)單的結(jié)構(gòu)實(shí)現(xiàn)不論包含在各信號(hào)束中的欲取得同步的數(shù)據(jù)有無重復(fù)期間，都能夠?qū)Χ鄠€(gè)信號(hào)束取得同步的同步電路。
另外，有關(guān)本發(fā)明技術(shù)方案6的同步電路，在技術(shù)方案1所述的同步電路中，通過使上述延遲選擇電路具備，將延遲附加到上述輸入信號(hào)的延遲電路；以及基于上述控制信號(hào)，來選擇上述輸入信號(hào)或者上述延遲電路的輸出信號(hào)的任何一個(gè)的選擇電路，以基于控制信號(hào)將延遲附加到輸入信號(hào)，所以不需要進(jìn)行如以往那樣的輸入信號(hào)的反轉(zhuǎn)，可實(shí)現(xiàn)能夠防止等待時(shí)間的附加的同步電路。
另外，有關(guān)本發(fā)明技術(shù)方案7的同步電路，在技術(shù)方案2所述的同步電路中，通過使上述延遲選擇電路具備，將延遲附加到上述輸入時(shí)鐘的延遲電路；以及基于上述控制信號(hào)，來選擇上述輸入時(shí)鐘或者上述延遲電路的輸出時(shí)鐘的任何一個(gè)的選擇電路，就能夠基于控制信號(hào)將延遲附加到時(shí)鐘并作為同步用時(shí)鐘用于輸入信號(hào)的同步，其結(jié)果，就不需要進(jìn)行如以往那樣的輸入信號(hào)的反轉(zhuǎn)，可實(shí)現(xiàn)能夠防止等待時(shí)間的附加的同步電路。
另外，有關(guān)本發(fā)明技術(shù)方案8的同步電路，在技術(shù)方案3所述的同步電路中，通過使上述延遲選擇電路具備，將延遲附加到上述各輸入信號(hào)的延遲電路；以及對(duì)上述多個(gè)輸入信號(hào)的每個(gè)，基于與該各輸入信號(hào)有關(guān)的上述控制信號(hào)，來選擇上述多個(gè)各輸入信號(hào)或者從上述延遲電路輸出的各信號(hào)的任何一個(gè)的選擇電路，以基于各控制信號(hào)將延遲附加到各輸入信號(hào)，所以不需要進(jìn)行如以往那樣的輸入信號(hào)的反轉(zhuǎn)，可實(shí)現(xiàn)能夠防止等待時(shí)間的附加的同步電路。
另外，有關(guān)本發(fā)明技術(shù)方案9的同步電路，在技術(shù)方案1至5的任何一項(xiàng)所述的同步電路中，通過使上述狀態(tài)檢測(cè)電路，基于從外部輸入的、表示待同步的數(shù)據(jù)的位置關(guān)系的前同步檢測(cè)信號(hào)，來檢測(cè)上述輸入信號(hào)的狀態(tài)，就能夠簡(jiǎn)單地判斷待同步的數(shù)據(jù)的位置關(guān)系。


圖1是輸入信號(hào)的波形圖。
圖2是表示根據(jù)實(shí)施形式1的同步電路的結(jié)構(gòu)的框圖。
圖3是根據(jù)實(shí)施形式1的同步電路中的時(shí)間圖。
圖4是根據(jù)實(shí)施形式1的同步電路中的時(shí)間圖。
圖5是表示狀態(tài)檢測(cè)電路的結(jié)構(gòu)的圖。
圖6是表示根據(jù)實(shí)施形式2的同步電路的結(jié)構(gòu)的框圖。
圖7是根據(jù)實(shí)施形式2的同步電路中的時(shí)間圖。
圖8是根據(jù)實(shí)施形式2的同步電路中的時(shí)間圖。
圖9是表示根據(jù)實(shí)施形式3的同步電路的結(jié)構(gòu)的框圖。
圖10是表示根據(jù)實(shí)施形式4的同步電路的結(jié)構(gòu)的框圖。
圖11是表示對(duì)根據(jù)實(shí)施形式4的同步電路輸入的輸入信號(hào)的時(shí)間圖。
圖12是表示根據(jù)實(shí)施形式4的同步電路的狀態(tài)檢測(cè)電路的結(jié)構(gòu)的圖。
圖13是表示根據(jù)實(shí)施形式4的同步電路的遲早檢測(cè)電路的結(jié)構(gòu)的圖。
圖14是表示根據(jù)實(shí)施形式4的同步電路的重復(fù)檢測(cè)電路的結(jié)構(gòu)的圖。
圖15是表示根據(jù)實(shí)施形式4的同步電路的延遲選擇電路的結(jié)構(gòu)的圖。
圖16是表示對(duì)根據(jù)實(shí)施形式4的同步電路輸入的輸入信號(hào)的時(shí)間圖。
圖17是表示以往的同步電路的結(jié)構(gòu)的框圖。
具體實(shí)施例方式
下面，一邊參照附圖一邊對(duì)本發(fā)明的實(shí)施形式進(jìn)行說明。此外，這里所示的實(shí)施形式只不過是一個(gè)例子，并不限定于此實(shí)施形式。
(實(shí)施形式1)下面，使用圖1和圖2對(duì)有關(guān)本發(fā)明實(shí)施形式1的同步電路進(jìn)行說明。
圖1表示被輸入到本發(fā)明的同步電路的非同步輸入信號(hào)SIN的波形圖，期間Ts是信號(hào)SIN的設(shè)置占用時(shí)間得以保證的信號(hào)確定期間，期間Td表示信號(hào)SIN的轉(zhuǎn)移點(diǎn)附近的信號(hào)不確定期間。
圖2是表示根據(jù)本實(shí)施形式1的同步電路的結(jié)構(gòu)的框圖。
圖2所示的本同步電路，具備依照輸入信號(hào)SIN的轉(zhuǎn)移點(diǎn)與同步用時(shí)鐘SCK的邊緣的時(shí)間關(guān)系來輸出控制信號(hào)CTL的狀態(tài)檢測(cè)電路102，基于上述控制信號(hào)CTL將延遲附加到上述輸入信號(hào)SIN的延遲選擇電路101，以及使上述延遲選擇電路101的輸出信號(hào)SD同步于上述同步用時(shí)鐘SCK的鎖存電路(觸發(fā)器)103。
上述狀態(tài)檢測(cè)電路102，在同步用時(shí)鐘SCK的邊緣對(duì)輸入信號(hào)SIN未保證充分的設(shè)置占用時(shí)間的期間，也就是，存在于圖1所示的信號(hào)不確定期間Td內(nèi)時(shí)，將控制信號(hào)CTL設(shè)成High進(jìn)行輸出，存在于信號(hào)確定期間Ts內(nèi)時(shí)，將控制信號(hào)CTL設(shè)成Low不進(jìn)行輸出。此外，上述狀態(tài)檢測(cè)電路102，例如可如圖5所示那樣，作為具備將延遲附加到輸入信號(hào)SIN的延遲電路104，將輸入信號(hào)SIN和延遲電路104的輸出信號(hào)DSi作為輸入并輸出信號(hào)Sxor的XOR電路105，以及將XOR電路105的輸出信號(hào)Sxor和同步用時(shí)鐘SCK作為輸入并輸出控制信號(hào)CTL的觸發(fā)器106的電路來實(shí)現(xiàn)。
上述延遲選擇電路101具備，將延遲附加到上述輸入信號(hào)SIN的延遲電路111，和基于從上述狀態(tài)檢測(cè)電路102輸出的控制信號(hào)CTL來選擇上述輸入信號(hào)SIN或者上述延遲電路111的輸出信號(hào)DSIN的任何一個(gè)并進(jìn)行輸出的選擇電路(21選擇器)112。此外，上述選擇電路112在上述控制信號(hào)CTL被輸入時(shí)，選擇上述延遲電路111的輸出信號(hào)DSIN。
使用圖3和圖4對(duì)如上面所構(gòu)成的同步電路的動(dòng)作進(jìn)行說明。
輸入信號(hào)SIN被輸入到延遲選擇電路101和狀態(tài)檢測(cè)電路102，同步用時(shí)鐘SCK被輸入到狀態(tài)檢測(cè)電路102和觸發(fā)器103。此外，輸入信號(hào)SIN的傳輸速率和輸入時(shí)鐘SCK的頻率相等，但輸入信號(hào)SIN和輸入時(shí)鐘SCK的相位無關(guān)。
首先，用延遲選擇電路101，在延遲電路111中將延遲附加到輸入信號(hào)SIN，并將附加了該延遲的信號(hào)DSIN輸出到選擇電路112。
另一方面，用狀態(tài)檢測(cè)電路102，進(jìn)行同步用時(shí)鐘SCK和輸入信號(hào)SIN的相位比較。
在上述相位比較的結(jié)果是，如圖3所示那樣，檢測(cè)到同步用時(shí)鐘SCK的邊緣e11存在于輸入信號(hào)SIN的數(shù)據(jù)d11的信號(hào)確定期間Ts內(nèi)的情況下，控制信號(hào)CTL保持Low不變，并不對(duì)延遲選擇電路101進(jìn)行輸出。從而，用延遲選擇電路101的選擇電路112，選擇輸入信號(hào)SIN并作為信號(hào)SD輸出到觸發(fā)器103。然后，用觸發(fā)器103，使從延遲選擇電路101輸出的信號(hào)SD的數(shù)據(jù)d11同步于同步用時(shí)鐘SCK，并作為同步信號(hào)SOUT進(jìn)行輸出。
另外，在上述相位比較的結(jié)果是，如圖4所示那樣，檢測(cè)到同步用時(shí)鐘SCK的邊緣e12存在于輸入信號(hào)SIN的數(shù)據(jù)d12的信號(hào)不確定期間Td的情況下，控制信號(hào)CTL從Low變成High，并對(duì)延遲選擇電路101進(jìn)行輸出。從而，用延遲選擇電路101的選擇電路112，選擇延遲電路111的輸出信號(hào)、也就是將延遲時(shí)間Tdel附加到輸入信號(hào)SIN的信號(hào)DSIN，并作為信號(hào)SD輸出到觸發(fā)器103。然后，用觸發(fā)器103，使從延遲選擇電路101輸出的信號(hào)SD的數(shù)據(jù)d12在同步用時(shí)鐘SCK的邊緣e13進(jìn)行鎖存，并作為同步信號(hào)SOUT進(jìn)行輸出。
此外，盡管對(duì)來自上述狀態(tài)檢測(cè)電路102的輸出為High時(shí)切換選擇電路112的動(dòng)作的情況進(jìn)行了說明，但本發(fā)明并不限于此記述。
通過在這樣根據(jù)實(shí)施形式1的同步電路中，具備依照輸入信號(hào)SIN的轉(zhuǎn)移點(diǎn)與同步用時(shí)鐘SCK的邊緣的時(shí)間關(guān)系來輸出控制信號(hào)CTL的狀態(tài)檢測(cè)電路102，基于上述控制信號(hào)CTL將延遲附加到上述輸入信號(hào)SIN的延遲選擇電路101，以及使從上述延遲選擇電路101輸出的信號(hào)SD同步于上述同步用時(shí)鐘SCK進(jìn)行輸出的鎖存電路103，就不需要如以往那樣取輸入信號(hào)的反轉(zhuǎn)，因而能夠?qū)⑤斎胄盘?hào)SIN同步于同步用時(shí)鐘SCK而不用考慮輸入信號(hào)SIN的信號(hào)不確定期間與同步用時(shí)鐘SCK的邊緣的時(shí)間關(guān)系，其結(jié)果，就能夠以簡(jiǎn)單的結(jié)構(gòu)實(shí)現(xiàn)可不用附加等待時(shí)間地進(jìn)行上述同步的同步電路。
(實(shí)施形式2)下面，使用圖6對(duì)有關(guān)本發(fā)明實(shí)施形式2的同步電路進(jìn)行說明。
圖6是表示根據(jù)本實(shí)施形式2的同步電路的結(jié)構(gòu)的框圖。
圖6所示的本同步電路，具備依照輸入信號(hào)SIN的轉(zhuǎn)移點(diǎn)與輸入時(shí)鐘CK的邊緣的時(shí)間關(guān)系來輸出控制信號(hào)CTL的狀態(tài)檢測(cè)電路202，基于上述控制信號(hào)CTL將延遲附加到上述輸入時(shí)鐘CK的延遲選擇電路201，以及使上述輸入信號(hào)SIN同步于由上述延遲選擇電路201所選擇的時(shí)鐘SCK的觸發(fā)器203。
上述狀態(tài)檢測(cè)電路202，在同步用時(shí)鐘SCK的邊緣對(duì)輸入信號(hào)SIN未保證充分的設(shè)置占用時(shí)間的期間，也就是，存在于圖1所示的信號(hào)不確定期間Td內(nèi)時(shí)，將控制信號(hào)CTL設(shè)成High進(jìn)行輸出，存在于信號(hào)確定期間Ts內(nèi)時(shí)，將控制信號(hào)CTL設(shè)成Low不進(jìn)行輸出。此外，上述狀態(tài)檢測(cè)電路202，可由圖5所示的電路來實(shí)現(xiàn)。
上述延遲選擇電路201具備，將延遲附加到上述輸入時(shí)鐘CK的延遲電路211，和基于上述控制信號(hào)CTL來選擇上述輸入時(shí)鐘CK或者上述延遲電路211的輸出時(shí)鐘DCK的任何一個(gè)并進(jìn)行輸出的選擇電路(21選擇器)212。此外，上述選擇電路212在上述控制信號(hào)CTL被輸入時(shí)，選擇上述延遲電路211的輸出時(shí)鐘DCK。
對(duì)如上面所構(gòu)成的同步電路的動(dòng)作進(jìn)行說明。
輸入信號(hào)SIN被輸入到狀態(tài)檢測(cè)電路202和觸發(fā)器203，輸入時(shí)鐘CK被輸入到狀態(tài)檢測(cè)電路202和延遲選擇電路201。此外，輸入信號(hào)SIN的傳輸速率和輸入時(shí)鐘SCK的頻率相等，但輸入信號(hào)SIN和輸入時(shí)鐘SCK的相位無關(guān)。
首先，用延遲選擇電路201，在延遲電路211中將延遲附加到輸入時(shí)鐘CK，并將附加了該延遲的時(shí)鐘DCK輸出到選擇電路212。
另一方面，用狀態(tài)檢測(cè)電路202，進(jìn)行輸入時(shí)鐘CK和輸入信號(hào)SIN的相位比較。
在上述相位比較的結(jié)果是，如圖7所示那樣，檢測(cè)到輸入時(shí)鐘的邊緣e21存在于輸入信號(hào)SIN的數(shù)據(jù)d21的信號(hào)確定期間Ts內(nèi)的情況下，控制信號(hào)CTL保持Low不變，并不對(duì)延遲選擇電路201進(jìn)行輸出。從而，用延遲選擇電路201的選擇電路212，選擇輸入時(shí)鐘CK并作為同步用信號(hào)SCK輸出到觸發(fā)器203。然后，用觸發(fā)器203，使輸入信號(hào)SIN的數(shù)據(jù)d21同步于同步用時(shí)鐘SCK，并作為同步信號(hào)SOUT進(jìn)行輸出。
另外，在上述相位比較的結(jié)果是，如圖8所示那樣，檢測(cè)到輸入時(shí)鐘的邊緣e22存在于輸入信號(hào)SIN的數(shù)據(jù)d22的信號(hào)不確定期間Td的情況下，控制信號(hào)CTL從Low變成High，并對(duì)延遲選擇電路201進(jìn)行輸出。從而，用延遲選擇電路201的選擇電路212，選擇延遲電路211的輸出信號(hào)、也就是將延遲時(shí)間Tdel附加到輸入時(shí)鐘CK的時(shí)鐘DCK，并作為同步用時(shí)鐘SCK輸出到觸發(fā)器203。然后，用觸發(fā)器203，使輸入信號(hào)SIN的數(shù)據(jù)d22在從延遲選擇電路201輸出的時(shí)鐘SCK的邊緣e23進(jìn)行鎖存，并作為同步信號(hào)SOUT進(jìn)行輸出。
此外，盡管對(duì)來自上述狀態(tài)檢測(cè)電路202的輸出為High時(shí)切換選擇電路212的動(dòng)作的情況進(jìn)行了說明，但本發(fā)明并不限于此記述。
通過在這樣根據(jù)實(shí)施形式2的同步電路中，具備依照輸入信號(hào)SIN的轉(zhuǎn)移點(diǎn)與時(shí)鐘CK的邊緣的時(shí)間關(guān)系來輸出控制信號(hào)CTL的狀態(tài)檢測(cè)電路202，基于上述控制信號(hào)CTL將延遲附加到上述時(shí)鐘CK的延遲選擇電路201，以及使上述輸入信號(hào)SIN同步于從上述延遲選擇電路201輸出的時(shí)鐘SCK進(jìn)行輸出的鎖存電路203，就不需要如以往那樣取輸入信號(hào)的反轉(zhuǎn)，因而能夠?qū)⑤斎胄盘?hào)SIN同步于同步用時(shí)鐘SCK而不用考慮輸入信號(hào)SIN的信號(hào)不確定期間與同步用時(shí)鐘SCK的邊緣的時(shí)間關(guān)系，其結(jié)果，就能夠以簡(jiǎn)單的結(jié)構(gòu)實(shí)現(xiàn)可不用附加等待時(shí)間地進(jìn)行上述同步的同步電路。
(實(shí)施形式3)下面，使用圖9對(duì)有關(guān)本發(fā)明實(shí)施形式3的同步電路進(jìn)行說明。
圖9是表示根據(jù)本實(shí)施形式3的同步電路的結(jié)構(gòu)的框圖。
圖9所示的本同步電路，具備依照第1輸入信號(hào)SIN1、第2輸入信號(hào)SIN2各自的轉(zhuǎn)移點(diǎn)與同步用時(shí)鐘SCK的邊緣的時(shí)間關(guān)系來輸出第1控制信號(hào)CTL1、第2控制信號(hào)CTL2的狀態(tài)檢測(cè)電路303，基于上述第1控制信號(hào)CTL1將延遲附加到上述第1輸入信號(hào)SIN1的延遲選擇電路301，基于上述第2控制信號(hào)CTL2將延遲附加到上述第2輸入信號(hào)SIN2的延遲選擇電路302，使上述延遲選擇電路301的輸出信號(hào)同步于上述同步用時(shí)鐘SCK并作為第1同步信號(hào)SOUT1進(jìn)行輸出的觸發(fā)器304，以及使上述延遲選擇電路302的輸出信號(hào)同步于上述同步用時(shí)鐘SCK并作為第2同步信號(hào)SOUT2進(jìn)行輸出的觸發(fā)器305。
上述狀態(tài)檢測(cè)電路303，在同步用時(shí)鐘SCK的邊緣對(duì)輸入信號(hào)SIN未保證充分的設(shè)置占用時(shí)間的期間，也就是，存在于圖1所示的信號(hào)不確定期間Td內(nèi)時(shí)輸出控制信號(hào)CTL，存在于信號(hào)確定期間Ts內(nèi)時(shí)，不輸出控制信號(hào)CTL。此外，上述狀態(tài)檢測(cè)電路303，可由圖5所示的電路來實(shí)現(xiàn)。
另外，上述延遲選擇電路301具備，將延遲附加到第1輸入信號(hào)SIN1的延遲電路311，和基于第1控制信號(hào)CTL1來選擇上述第1輸入信號(hào)SIN1或者上述延遲電路311的輸出信號(hào)DSIN1的任何一個(gè)并進(jìn)行輸出的選擇電路(21選擇器)312。此外，上述選擇電路312在上述第1控制信號(hào)CTL1被輸入時(shí)，選擇上述延遲電路311的輸出信號(hào)DSIN1。
另外，上述延遲選擇電路302具備，將延遲附加到第2輸入信號(hào)SIN2的延遲電路321，和基于上述第2控制信號(hào)CTL2來選擇上述第2輸入信號(hào)SIN2或者上述延遲電路321的輸出信號(hào)DSIN2的任何一個(gè)并進(jìn)行輸出的選擇電路(21選擇器)322。此外，上述選擇電路322在上述第2控制信號(hào)CTL2被輸入時(shí)，選擇上述延遲電路321的輸出信號(hào)DSIN2。
對(duì)如上面所構(gòu)成的同步電路的動(dòng)作進(jìn)行說明。
第1輸入信號(hào)SIN1被輸入到延遲選擇電路301和狀態(tài)檢測(cè)電路303，第2輸入信號(hào)SIN2被輸入到延遲選擇電路302和狀態(tài)檢測(cè)電路303，同步用時(shí)鐘SCK被輸入到狀態(tài)檢測(cè)電路303、觸發(fā)器304和觸發(fā)器305。此外，各輸入信號(hào)SIN1、SIN2的傳輸速率和輸入時(shí)鐘SCK的頻率相等，但各輸入信號(hào)SIN1、SIN2和輸入時(shí)鐘SCK的相位無關(guān)。
首先，用延遲選擇電路301，在延遲電路311中將延遲附加到第1輸入信號(hào)SIN1，并將附加了該延遲的信號(hào)DSIN1輸出到選擇電路312。另外，用延遲選擇電路302，在延遲電路321中將延遲附加到第2輸入信號(hào)SIN2，并將附加了該延遲的信號(hào)DSIN2輸出到選擇電路322。
另一方面，用狀態(tài)檢測(cè)電路303，進(jìn)行同步用時(shí)鐘SCK和各輸入信號(hào)SIN1、SIN2的相位比較。
在上述相位比較的結(jié)果是，檢測(cè)到同步用時(shí)鐘SCK的邊緣存在于第1輸入信號(hào)SIN1的信號(hào)不確定期間Td的情況下，將第1控制信號(hào)CTL1輸出到延遲選擇電路301。從而，用延遲選擇電路301的選擇電路312，選擇延遲電路311的輸出信號(hào)DSIN1，并作為信號(hào)SD1輸出到觸發(fā)器304。
另外，在檢測(cè)到同步用時(shí)鐘SCK的邊緣存在于第1輸入信號(hào)SIN1的信號(hào)確定期間Ts的情況下，由于第1控制信號(hào)CTL1不輸出到延遲選擇電路301，所以用選擇電路312選擇第1輸入信號(hào)SIN1，并作為信號(hào)SD1輸出到觸發(fā)器304。
另外，在檢測(cè)到同步用時(shí)鐘SCK的邊緣存在于第2輸入信號(hào)SIN2的信號(hào)不確定期間Td的情況下，將第2控制信號(hào)CTL2輸出到延遲選擇電路302。從而，用延遲選擇電路302的選擇電路322，選擇延遲電路321的輸出信號(hào)DSIN2，并作為信號(hào)SD2輸出到第2觸發(fā)器305。
另外，在檢測(cè)到同步用時(shí)鐘SCK的邊緣存在于第2輸入信號(hào)SIN2的信號(hào)確定期間Ts的情況下，由于第2控制信號(hào)CTL2不輸出到延遲選擇電路302，所以用選擇電路322選擇第2輸入信號(hào)SIN2，并作為信號(hào)SD2輸出到觸發(fā)器305。
然后，用觸發(fā)器304，使來自延遲選擇電路301的輸出信號(hào)SD在同步用時(shí)鐘SCK的邊緣進(jìn)行鎖存，并作為同步信號(hào)SOUT1進(jìn)行輸出。另外，用觸發(fā)器305，使來自延遲選擇電路302的輸出信號(hào)SD在同步用時(shí)鐘SCK的邊緣進(jìn)行鎖存，并作為同步信號(hào)SOUT2進(jìn)行輸出。
此外，盡管在上述說明中設(shè)輸入信號(hào)為2條，但也能夠?qū)⑵湓O(shè)為2條以上的任意的條數(shù)。此時(shí)，狀態(tài)檢測(cè)電路303中的狀態(tài)檢測(cè)電路數(shù)也根據(jù)信號(hào)數(shù)進(jìn)行變化。
由于設(shè)在這樣根據(jù)實(shí)施形式3的同步電路中，具備依照輸入信號(hào)SIN1、SIN2各自的轉(zhuǎn)移點(diǎn)的時(shí)間關(guān)系來輸出與該各輸入信號(hào)SIN1、SIN2有關(guān)的控制信號(hào)CTL1、CTL2的狀態(tài)檢測(cè)電路303，基于上述各控制信號(hào)CTL1、CTL2分別將延遲附加到上述各輸入信號(hào)SIN1、SIN2的延遲選擇電路301、302，以及分別使從上述延遲選擇電路301、302輸出的信號(hào)SD1、SD2同步于上述同步用時(shí)鐘SCK的鎖存電路304、305，故不需要如以往那樣取各輸入信號(hào)SIN1、SIN2的反轉(zhuǎn)，因而能夠?qū)⒌?輸入信號(hào)SIN1和第2輸入信號(hào)SIN2同步于同步用時(shí)鐘SCK而不用考慮各輸入信號(hào)SIN1、SIN2的信號(hào)不確定期間與同步用時(shí)鐘SCK的邊緣的時(shí)間關(guān)系，就能夠以簡(jiǎn)單的結(jié)構(gòu)實(shí)現(xiàn)可不用附加等待時(shí)間地進(jìn)行上述同步的同步電路。
(實(shí)施形式4)下面，使用圖10對(duì)有關(guān)本發(fā)明實(shí)施形式4的同步電路進(jìn)行說明。
根據(jù)本實(shí)施形式4的同步電路，輸入多個(gè)將相互已取得同步的多個(gè)輸入信號(hào)和頻率與該多個(gè)輸入信號(hào)的傳輸速率相等的1條時(shí)鐘設(shè)為一組的信號(hào)束，并對(duì)相位相互無關(guān)的上述多個(gè)信號(hào)束，使用從包含在該各信號(hào)束中的時(shí)鐘選擇出的一條同步用時(shí)鐘，來進(jìn)行包含在上述多個(gè)各信號(hào)束中的各多個(gè)輸入信號(hào)相互間的同步。
圖10是表示根據(jù)本實(shí)施形式4的同步電路的結(jié)構(gòu)的框圖。此外，在本同步電路中，輸入多個(gè)信號(hào)束，在這里為簡(jiǎn)便起見，示出將一個(gè)輸入信號(hào)和一個(gè)時(shí)鐘設(shè)為一組的信號(hào)束，在圖10中SIN1-1是包含在第1信號(hào)束中的一個(gè)信號(hào)，SIN1-2是包含在第2信號(hào)束中的一個(gè)信號(hào)，CK1是包含在第1信號(hào)束中的時(shí)鐘，CK2是包含在第2信號(hào)束中的時(shí)鐘。
圖10所示的本同步電路，具備對(duì)在各信號(hào)束中所包含的第1輸入信號(hào)SIN-1和第2輸入信號(hào)SIN-2之間的狀態(tài)進(jìn)行檢測(cè)的狀態(tài)檢測(cè)電路401，基于利用該狀態(tài)檢測(cè)電路401的各信號(hào)束間的狀態(tài)檢測(cè)結(jié)果來選擇第1輸入時(shí)鐘CK1或者第2輸入時(shí)鐘CK2的任何一個(gè)，并作為同步用時(shí)鐘SCK進(jìn)行輸出的時(shí)鐘選擇電路402，基于上述各信號(hào)束間的狀態(tài)檢測(cè)結(jié)果將延遲附加到上述第1輸入信號(hào)SIN-1并作為信號(hào)SD11進(jìn)行輸出的延遲選擇電路403，基于上述各信號(hào)束間的狀態(tài)檢測(cè)結(jié)果將延遲附加到上述第2輸入信號(hào)SIN-2并作為信號(hào)SD21進(jìn)行輸出的延遲選擇電路404，使上述信號(hào)SD11同步于同步用時(shí)鐘SCK的觸發(fā)器405，以及使上述信號(hào)SD21同步于同步用時(shí)鐘SCK的觸發(fā)器406。
上述狀態(tài)檢測(cè)電路401，如圖12所示那樣具備對(duì)各信號(hào)束(SIN-1、SIN-2)間的遲早關(guān)系進(jìn)行檢測(cè)的遲早檢測(cè)電路407，以及對(duì)各信號(hào)束(SIN-1、SIN-2)間的重復(fù)期間進(jìn)行檢測(cè)的重復(fù)檢測(cè)電路408。
上述遲早檢測(cè)電路407，如圖13所示那樣具備輸入第1輸入信號(hào)SIN-1的觸發(fā)器444，以及輸入第2輸入信號(hào)SIN-2的觸發(fā)器445，從輸入信號(hào)的輸入早的一方的觸發(fā)器對(duì)另一方的觸發(fā)器輸出表示輸入停止的信號(hào)Ki1或者Ki2，同時(shí)在第1輸入信號(hào)SIN-1比第2輸入信號(hào)SIN-2還要早地輸入的情況下，從上述觸發(fā)器444輸出遲早檢測(cè)信號(hào)Fa1，在第2輸入信號(hào)SIN-2比第1輸入信號(hào)SIN-1還要早地輸入的情況下，從上述觸發(fā)器445輸出遲早檢測(cè)信號(hào)Fa2。
上述重復(fù)檢測(cè)電路408，如圖14所示那樣具備將延遲附加到第1輸入信號(hào)SIN-1的延遲電路421，將延遲附加到第2輸入信號(hào)SIN-2的延遲電路422，輸入第1輸入信號(hào)SIN-1和延遲電路422的輸出信號(hào)的AND電路426，輸入第2輸入信號(hào)SIN-2和延遲電路421的輸出信號(hào)的AND電路427，輸入AND電路426的輸出信號(hào)和AND電路427的輸出信號(hào)的AND電路428，輸入觸發(fā)器423和輸出信號(hào)和觸發(fā)器424的輸出信號(hào)的XOR電路429，輸入AND電路426的輸出信號(hào)的觸發(fā)器423，輸入AND電路427的輸出信號(hào)的觸發(fā)器424，以及輸入AND電路428的輸出信號(hào)的觸發(fā)器425。
上述第1延遲選擇電路403，如圖15所示那樣具備輸入第1輸入信號(hào)SIN-1和第1時(shí)鐘信號(hào)CK1并輸出信號(hào)AD的觸發(fā)器431，輸入觸發(fā)器431的輸出信號(hào)AD和第1時(shí)鐘信號(hào)CK1并輸出信號(hào)BD的觸發(fā)器432，在輸入了遲早檢測(cè)信號(hào)Fa1或者重復(fù)檢測(cè)信號(hào)Ov1的任何一個(gè)的情況下選擇觸發(fā)器432的輸出信號(hào)BD、在沒有輸入的情況下選擇觸發(fā)器431的輸出信號(hào)AD的選擇電路433，將延遲時(shí)間Tdelay附加到選擇電路433的輸出信號(hào)SIN-S1并作為延遲附加信號(hào)SIN-D1進(jìn)行輸出的延遲電路435，以及在沒有輸入重復(fù)檢測(cè)信號(hào)So1的情況下選擇選擇電路433的輸出信號(hào)SIN-S1、在輸入了重復(fù)檢測(cè)信號(hào)So1的情況下選擇延遲電路435的輸出信號(hào)SIN-D1的選擇電路434。此外，選擇電路433和選擇電路434是21選擇器。
對(duì)如上面所構(gòu)成的同步電路的動(dòng)作進(jìn)行說明。
第1輸入信號(hào)SIN-1被輸入到延遲選擇電路403和狀態(tài)檢測(cè)電路401，第2輸入信號(hào)SIN-2被輸入到延遲選擇電路404和狀態(tài)檢測(cè)電路401，第1輸入時(shí)鐘CK1被輸入到延遲選擇電路403和時(shí)鐘選擇電路402，第2輸入時(shí)鐘CK2被輸入到延遲選擇電路404和時(shí)鐘選擇電路402。此外，第1輸入信號(hào)SIN-1和第1輸入時(shí)鐘CK1、第2輸入信號(hào)SIN-2和第2輸入時(shí)鐘CK2，如圖11所示那樣相互同步后進(jìn)行輸入，但第1輸入信號(hào)SIN-1和第2輸入信號(hào)SIN-2為異步。另外，數(shù)據(jù)d41和數(shù)據(jù)d42是欲取得同步的信號(hào)。
首先，用狀態(tài)檢測(cè)電路401的遲早檢測(cè)電路407，檢測(cè)第1輸入信號(hào)SIN-1和第2輸入信號(hào)SIN-2的遲早關(guān)系，在第1輸入信號(hào)SIN-1早的情況下將檢測(cè)信號(hào)Fa1輸出到時(shí)鐘選擇電路402，在第2輸入信號(hào)SIN-2早的情況下將檢測(cè)信號(hào)Fa2輸出到時(shí)鐘選擇電路402。然后，用時(shí)鐘選擇電路402，在檢測(cè)信號(hào)Fa1被輸入的情況下將第1輸入時(shí)鐘CK1，在檢測(cè)信號(hào)Fa2被輸入的情況下將第2輸入時(shí)鐘CK2，作為同步用時(shí)鐘SCK輸出到第1觸發(fā)器405和第2觸發(fā)器406。
另一方面，用狀態(tài)檢測(cè)電路401的重復(fù)檢測(cè)電路408，檢測(cè)第1輸入信號(hào)SIN-1和第2輸入信號(hào)SIN-2的重復(fù)期間，在重復(fù)期間為延遲期間Tso以上的情況下將檢測(cè)信號(hào)Ov1輸出到第1延遲選擇電路403，將檢測(cè)信號(hào)Ov2輸出到第2延遲選擇電路404。另外在重復(fù)期間比延遲期間Tso短的情況下，將檢測(cè)信號(hào)So1輸出到第1延遲選擇電路403，將檢測(cè)信號(hào)So2輸出到第2延遲選擇電路404。
然后，用第1延遲選擇電路403，在來自狀態(tài)檢測(cè)電路401的檢測(cè)信號(hào)Ov1或者檢測(cè)信號(hào)Fa1的任何一個(gè)被輸入選擇電路433的情況下，輸出觸發(fā)器432的輸出信號(hào)BD，否則輸出觸發(fā)器431的輸出信號(hào)AD。另外，在檢測(cè)信號(hào)So1被輸入選擇電路434的情況下，將延遲電路435的輸出信號(hào)SIN-D1作為信號(hào)SD11輸出到第1觸發(fā)器405，否則將選擇電路433的輸出信號(hào)SIN-S1作為信號(hào)SD11進(jìn)行輸出。然后，用第1觸發(fā)器405，使延遲選擇電路403的輸出信號(hào)SD11同步于從時(shí)鐘選擇電路402輸出的同步用時(shí)鐘SCK，并作為同步信號(hào)SOUT11進(jìn)行輸出。
另外，用第2延遲選擇電路404，根據(jù)狀態(tài)檢測(cè)電路401的輸出信號(hào)Ov2、So2、Fa2與上述第1延遲選擇電路403同樣地進(jìn)行控制，信號(hào)SD21被輸出到第2觸發(fā)器406。然后，用第2觸發(fā)器406，使延遲選擇電路404的輸出信號(hào)SD21同步于從時(shí)鐘選擇電路402輸出的同步用時(shí)鐘SCK，并作為同步信號(hào)SOUT21進(jìn)行輸出。
這樣對(duì)相互異步所輸入的第1信號(hào)束SIN-1和第2信號(hào)束SIN-2取得同步，同時(shí)即使在欲取得同步的數(shù)據(jù)如圖16所示那樣沒有重復(fù)期間的情況下也能夠取得同步并防止發(fā)生圖像等的不吻合。
此外，盡管在上述說明中設(shè)輸入信號(hào)為2條，但也能夠?qū)⑵湓O(shè)為2條以上的任意的條數(shù)。另外，同步于各輸入信號(hào)進(jìn)行輸入的時(shí)鐘也能夠同樣設(shè)為2條以上的任意的條數(shù)。這樣在上述結(jié)構(gòu)中，只要滿足上述功能則輸入信號(hào)和時(shí)鐘就是自由的，上述說明并不限定本發(fā)明。
通過在這樣根據(jù)實(shí)施形式4的同步電路中，具備將把相互已取得同步的多個(gè)輸入信號(hào)和頻率與該多個(gè)輸入信號(hào)的傳輸速率相等的1條時(shí)鐘設(shè)為一組的、相位相互無關(guān)的兩個(gè)信號(hào)束作為輸入，并對(duì)包含在該各信號(hào)束中的各多個(gè)輸入信號(hào)間的狀態(tài)進(jìn)行檢測(cè)的狀態(tài)檢測(cè)電路401，將包含在上述各信號(hào)束中的時(shí)鐘CK1、CK2作為輸入，并基于利用上述狀態(tài)檢測(cè)電路401的狀態(tài)檢測(cè)結(jié)果，將該各輸入時(shí)鐘CK1、CK2中的一個(gè)時(shí)鐘作為同步用時(shí)鐘SCK進(jìn)行選擇的時(shí)鐘選擇電路402，對(duì)上述每個(gè)信號(hào)束基于上述各信號(hào)束間的狀態(tài)檢測(cè)結(jié)果將延遲附加到在該各信號(hào)束中所包含的多個(gè)輸入信號(hào)SIN-1、SIN-2的延遲選擇電路403、404，以及分別使來自上述延遲選擇電路403、404的輸出信號(hào)SD11、SD21同步于上述同步用時(shí)鐘SCK進(jìn)行輸出的鎖存電路405、406，就不需要如以往那樣取輸入信號(hào)SIN-1和SIN-2的反轉(zhuǎn)，因而能夠?qū)⒏鬏斎胄盘?hào)SIN-1、SIN-2同步于同步用時(shí)鐘SCK而不用考慮各輸入信號(hào)SIN的信號(hào)不確定期間與同步用時(shí)鐘SCK的邊緣的時(shí)間關(guān)系，其結(jié)果，就能夠以簡(jiǎn)單的結(jié)構(gòu)實(shí)現(xiàn)可不用附加等待時(shí)間地對(duì)各輸入信號(hào)SIN-1、SIN-2進(jìn)行上述同步，進(jìn)一步即使在欲取得同步的數(shù)據(jù)沒有重復(fù)期間的情況下也能夠取得同步的同步電路。
此外，如果在上述各實(shí)施形式中，將表示待同步的數(shù)據(jù)的位置關(guān)系的前同步信號(hào)輸入到狀態(tài)檢測(cè)電路，以檢測(cè)輸入信號(hào)的前同步模式，則能夠簡(jiǎn)單地判斷待同步的數(shù)據(jù)的位置關(guān)系。
有關(guān)本發(fā)明的同步電路，在數(shù)字傳輸裝置等數(shù)據(jù)傳輸系統(tǒng)中，作為能夠使數(shù)據(jù)傳輸效率提高的電路起作用。
權(quán)利要求
1.一種同步電路，將輸入信號(hào)和頻率與該輸入信號(hào)的傳輸速率相等的時(shí)鐘作為輸入，并將上述輸入信號(hào)相對(duì)于上述時(shí)鐘進(jìn)行同步，其特征在于具備依照上述輸入信號(hào)的轉(zhuǎn)移點(diǎn)與上述時(shí)鐘的邊緣的時(shí)間關(guān)系來輸出控制信號(hào)的狀態(tài)檢測(cè)電路；基于上述控制信號(hào)將延遲附加到上述輸入信號(hào)的延遲選擇電路；以及使從上述延遲選擇電路輸出的信號(hào)同步于上述時(shí)鐘進(jìn)行輸出的鎖存電路。
2.一種同步電路，將輸入信號(hào)和頻率與該輸入信號(hào)的傳輸速率相等的時(shí)鐘作為輸入，并將上述輸入信號(hào)相對(duì)于上述時(shí)鐘進(jìn)行同步，其特征在于具備依照上述輸入信號(hào)的轉(zhuǎn)移點(diǎn)與上述時(shí)鐘的邊緣的時(shí)間關(guān)系來輸出控制信號(hào)的狀態(tài)檢測(cè)電路；基于上述控制信號(hào)將延遲附加到上述時(shí)鐘的延遲選擇電路；以及使上述輸入信號(hào)同步于從上述延遲選擇電路輸出的時(shí)鐘進(jìn)行輸出的鎖存電路。
3.一種同步電路，將相位相互無關(guān)的多個(gè)輸入信號(hào)和頻率與該多個(gè)輸入信號(hào)的傳輸速率相等的時(shí)鐘作為輸入，并將上述多個(gè)輸入信號(hào)相對(duì)于上述時(shí)鐘進(jìn)行同步，其特征在于具備依照上述多個(gè)輸入信號(hào)各自的轉(zhuǎn)移點(diǎn)的時(shí)間關(guān)系來輸出與該各輸入信號(hào)有關(guān)的控制信號(hào)的狀態(tài)檢測(cè)電路；基于上述與各輸入信號(hào)有關(guān)的控制信號(hào)將延遲附加到上述各輸入信號(hào)的延遲選擇電路；以及使從上述延遲選擇電路輸出的各信號(hào)同步于上述時(shí)鐘進(jìn)行輸出的鎖存電路。
4.一種同步電路，將把相互已取得同步的多個(gè)輸入信號(hào)和頻率與該多個(gè)輸入信號(hào)的傳輸速率相等的一條時(shí)鐘設(shè)為一組的、相位相互無關(guān)的多個(gè)信號(hào)束作為輸入，并使用從包含在上述各信號(hào)束中的時(shí)鐘選擇出的一條同步用時(shí)鐘，來進(jìn)行包含在上述多個(gè)各信號(hào)束中的各多個(gè)輸入信號(hào)相互間的同步，其特征在于具備對(duì)包含在上述各信號(hào)束中的各多個(gè)輸入信號(hào)間的狀態(tài)進(jìn)行檢測(cè)的狀態(tài)檢測(cè)電路；將包含在上述各信號(hào)束中的時(shí)鐘作為輸入，并基于利用上述狀態(tài)檢測(cè)電路的各信號(hào)束間的狀態(tài)檢測(cè)結(jié)果，將該各輸入時(shí)鐘中的一個(gè)時(shí)鐘作為同步用時(shí)鐘進(jìn)行選擇的時(shí)鐘選擇電路；對(duì)上述每個(gè)信號(hào)束，基于上述各信號(hào)束間的狀態(tài)檢測(cè)結(jié)果將延遲附加到在該各信號(hào)束中所包含的多個(gè)輸入信號(hào)的延遲選擇電路；以及使來自上述各信號(hào)束每個(gè)的延遲選擇電路的輸出信號(hào)同步于上述同步用時(shí)鐘進(jìn)行輸出的鎖存電路。
5.根據(jù)權(quán)利要求4所述的同步電路，其特征在于上述狀態(tài)檢測(cè)電路具備，檢測(cè)上述各信號(hào)束間的遲早關(guān)系，并輸出遲早檢測(cè)信號(hào)的遲早檢測(cè)電路；以及檢測(cè)上述各信號(hào)束間的重復(fù)期間，并輸出重復(fù)檢測(cè)信號(hào)的重復(fù)檢測(cè)電路；上述時(shí)鐘選擇電路，基于上述遲早檢測(cè)信號(hào)，在上述各信號(hào)束中，將檢測(cè)為輸入早的信號(hào)束的時(shí)鐘作為上述同步用時(shí)鐘進(jìn)行選擇；上述延遲選擇電路，基于上述遲早檢測(cè)信號(hào)和上述重復(fù)檢測(cè)信號(hào)將延遲附加到包含在上述各信號(hào)束中的多個(gè)輸入信號(hào)。
6.根據(jù)權(quán)利要求1所述的同步電路，其特征在于上述延遲選擇電路具備，將延遲附加到上述輸入信號(hào)的延遲電路；以及基于上述控制信號(hào)，來選擇上述輸入信號(hào)或者上述延遲電路的輸出信號(hào)的任何一個(gè)的選擇電路。
7.根據(jù)權(quán)利要求2所述的同步電路，其特征在于上述延遲選擇電路具備，將延遲附加到上述輸入時(shí)鐘的延遲電路；以及基于上述控制信號(hào)，來選擇上述輸入時(shí)鐘或者上述延遲電路的輸出時(shí)鐘的任何一個(gè)的選擇電路。
8.根據(jù)權(quán)利要求3所述的同步電路，其特征在于上述延遲選擇電路具備，將延遲附加到上述各輸入信號(hào)的延遲電路；以及對(duì)上述多個(gè)輸入信號(hào)的每個(gè)，基于與該各輸入信號(hào)有關(guān)的上述控制信號(hào)，來選擇輸出上述多個(gè)各輸入信號(hào)或者從上述延遲電路輸出的各信號(hào)的任何一個(gè)的選擇電路。
9.根據(jù)權(quán)利要求1至5的任何一項(xiàng)所述的同步電路，其特征在于上述狀態(tài)檢測(cè)電路，基于從外部輸入的、表示待同步的數(shù)據(jù)的位置關(guān)系的前同步檢測(cè)信號(hào)，來檢測(cè)上述輸入信號(hào)的狀態(tài)。
全文摘要
本發(fā)明提供一種能夠以簡(jiǎn)單的電路結(jié)構(gòu)，不附加等待時(shí)間地進(jìn)行輸入信號(hào)的同步電路。為此，該同步電路具備依照輸入信號(hào)SIN的轉(zhuǎn)移點(diǎn)與同步用時(shí)鐘SCK的邊緣的時(shí)間關(guān)系來輸出控制信號(hào)CTL的狀態(tài)檢測(cè)電路(102)，基于上述控制信號(hào)CTL將延遲附加到上述輸入信號(hào)SIN的延遲選擇電路(101)，以及使從上述延遲選擇電路(101)輸出的信號(hào)SD同步于上述同步用時(shí)鐘SCK進(jìn)行輸出的鎖存電路(103)。
文檔編號(hào)H03K5/00GK1492621SQ0315986
公開日2004年4月28日 申請(qǐng)日期2003年9月26日 優(yōu)先權(quán)日2002年9月27日
發(fā)明者杉本浩一, 巖田徹, 平田貴士, 士 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社