專利名稱：高速數(shù)據(jù)緩沖器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種高速數(shù)據(jù)緩沖器，可運用于操作時鐘脈沖上升邊緣或下降邊緣的單倍速數(shù)據(jù)緩沖器以及同時使用時鐘脈沖上升與下降邊緣的雙倍速緩沖器中，能有效運用于高速數(shù)據(jù)通信系統(tǒng)之中。
在計算機系統(tǒng)處理數(shù)據(jù)的速度要求愈快而操作頻率愈高的今天，高速傳輸電路的設(shè)計者在處理電路時常會遇到的問題，即為處理時序(timing)不夠用時所產(chǎn)生的時序問題，所以對于一高頻數(shù)據(jù)傳輸系統(tǒng)而言，電路的時鐘脈沖上升及下降的時序控制顯得非常重要。
另一方面，由于近來日本家電大廠積極推廣IEEE 1394在未來數(shù)字信息家電的應(yīng)用，使得IEEE 1394已經(jīng)儼然成為數(shù)字家電未來溝通接口的標準。并且目前在日本、歐洲及美國等地，IEEE 1394已經(jīng)被普遍地運用在新一代的數(shù)字攝影機，如DV、D8機器上，也進一步使國內(nèi)對IEEE 1394的通信相關(guān)產(chǎn)品蓬勃發(fā)展。
所以，高速傳輸數(shù)據(jù)配合IEEE 1394串行總線(series bus)的運用為業(yè)界爭相投入的技術(shù)領(lǐng)域，現(xiàn)舉IEEE 1394 Series bus的實體層(PHYLayer)的接收端(Receiving end)，為公知實施例而作一說明當操作在400Mbit/s時，是以200MHz時鐘(clock)及數(shù)據(jù)(data)經(jīng)譯碼(decode)后送出(乃因是雙倍率數(shù)據(jù)傳輸速率(double data rate)的關(guān)系)。但在接收端收到數(shù)據(jù)(data)及時鐘(clock)時，因為數(shù)據(jù)及時鐘通過電纜線(cable)及其它電路所產(chǎn)生的跳動(jitter)及偏移(skew)之緣故，在最差狀況(worse case)時，一個時鐘周期(clockcycle)可短至3ns的時間，而一個時鐘脈沖(clock pulse)竟可短至只有0.6ns而已。而以0.35μm制而言一個flip-flop的時鐘一輸出延遲(clock to output)即需約0.6ns～1ns左右，如此，對接收端會遭遇到相當大的時序(timing)上的困難，因為時序(timing)上的不足，造成數(shù)據(jù)填入緩沖器時發(fā)生錯誤。原因詳述如下相關(guān)的公知技術(shù)煩請參閱

圖1，圖1為公知技術(shù)中的一般緩沖(buffer)電路圖，乃是以2×2的雙倍速數(shù)據(jù)緩沖電路(double data rate buffer)為例，其中緩沖電路的連接方式為組合成一環(huán)狀計數(shù)器(ring counter)，并且為下降緣觸發(fā)(falling edge trigger)的觸動方式。圖1中包括有一第一D型正反器2而其負端輸出再反饋回D端輸入，形成一時鐘輸出電路。另有第二、第三D型正反器4、6，為連接成環(huán)狀計數(shù)器的形態(tài)，且同樣為下降緣觸發(fā)的計數(shù)形式。其中第二D型正反器的輸出為第一標記信號(flag1)，而第三D型正反器的輸出為第二標記信號(flag2)。該第三D型正反器的正輸出端則連接回到該第二D型正反器的D輸入端而形成一環(huán)狀計數(shù)器(ring counter)。
圖2所示為取樣電路，其中圖2A為產(chǎn)生第一取樣時鐘信號CLK1而配合取樣數(shù)據(jù)的電路，并且為上升緣轉(zhuǎn)態(tài)取樣，該第一取樣時鐘信號CLK1則是經(jīng)過第一與門(AND Gate)12將時鐘信號(clock)與第一標記信號(flag1)作與門的運算而產(chǎn)生。而圖2B的電路則相同于圖2A的所示為上升緣轉(zhuǎn)態(tài)，主要給出第二取樣時鐘信號CLK2由時鐘信號(clock)與第二標記信號(flag2)經(jīng)過第二與門14運算后而輸出，在上升緣轉(zhuǎn)態(tài)時可以取樣數(shù)據(jù)。另一方面，圖3A以及圖3B所示的電路相同于圖2A及圖2B所示，差別在于圖3A、圖3B為描述下降緣轉(zhuǎn)態(tài)以取樣數(shù)據(jù)，其余的相關(guān)電路組件與連接方式皆相同。此外，該圖2與圖3中，也可以進一步看出不論上升緣觸發(fā)與下降緣觸發(fā)的數(shù)據(jù)取樣方式，為使用同一組電路，此點將與我們所提出的電路不同。
煩請參閱圖4，圖4為圖2、圖3公知技術(shù)的電路操作時序圖，可以印證CLK1信號為flag1與clock信號取與門的運算而得，同理可得CLK2信號。圖4中標示為a段落的一定范圍的低電位(low)時鐘信號內(nèi)作數(shù)據(jù)轉(zhuǎn)換，則限定為半個周期(cycle)。由于在低電位(low)的一個范圍下轉(zhuǎn)態(tài)，所以CLK1以及CLK2的取樣數(shù)據(jù)并不受影響。
圖5所示為相對于圖4所示的時序圖，主要顯示該圖2、圖3的一般緩沖器電路在高速時所造成的錯誤，其中第二個脈波與第三個脈波之間為0.6ns時間。而當轉(zhuǎn)態(tài)發(fā)生在第三個脈波(clockIII)時，則標示為b的多出脈波(pulse)會使緩沖器電路填入一錯誤的數(shù)據(jù)，進而使標號為C的不完全的脈沖造成取樣數(shù)據(jù)的錯誤。如此即發(fā)生前述的時序(timing)不足的問題而造成數(shù)據(jù)存入緩沖器(buffer)的錯誤，尤其在高速傳輸數(shù)據(jù)時，該錯誤情形將更為嚴重。并且在公知技術(shù)中，標記(flag)的信號轉(zhuǎn)換只能限制在時鐘的低電位區(qū)域的半周期時間內(nèi)轉(zhuǎn)換(如圖4所示)，否則多出的時鐘將會造成數(shù)據(jù)存入錯誤，有待且必要加以改善。
本發(fā)明有關(guān)于一高速數(shù)據(jù)緩沖器，通過同時使用時鐘脈沖上升邊緣以及下降邊緣的雙倍率數(shù)據(jù)取樣，將原電路拆成上升邊緣及下降邊緣等兩部分的取樣電路。如此，本發(fā)明可運用于使用時鐘脈沖上升邊緣(clockrising edge)或下降邊緣(falling edge)的單倍速數(shù)據(jù)緩沖器(singledata rate buffer)中，以及可運用于同時使用時鐘脈沖上升與下降邊緣(clock rising and falling edge)的雙倍速數(shù)據(jù)緩沖器(double datarate buffer)中，并可將flag信號的時序界限(timing margin)由公知電路的落在低電位的半個時鐘周期擴展為一個時鐘周期，以應(yīng)付高速所需，為本發(fā)明的主要目的。
為了達到上述的目的，本發(fā)明中使用與門(AND gate)借以產(chǎn)生時鐘脈沖上升邊緣取樣(rising edge sample)的取樣時鐘(sample clock)，以及使用或門(OR gate)產(chǎn)生時鐘脈沖下降邊緣取樣(falling edgesample)的取樣時鐘(sample clock)作為數(shù)據(jù)取樣儲存的電路。如此，使得多出的脈沖邊緣(pulse edge)能保證發(fā)生在正確的邊緣(edge)前面，故而使得該多出的脈沖邊緣所填入的錯誤數(shù)據(jù)能被后來才填入的正確數(shù)據(jù)覆蓋。由此可以得到一個周期(cycle)的時限界限(timingmargin)，并且保證在緩沖器(buffer)內(nèi)的數(shù)據(jù)正確無誤。
具體的技術(shù)方案是提出一種高速數(shù)據(jù)緩沖器，其中包括上升邊緣取樣電路；下降邊緣取樣電路；所述上升邊緣取樣電路和下降邊緣取樣電路皆含有觸發(fā)電路與取樣時鐘產(chǎn)生電路兩部分，以確保在有噪聲干擾時數(shù)據(jù)的正確性。
所述的高速數(shù)據(jù)緩沖器，其中上升邊緣取樣部分所述的觸發(fā)電路是由一環(huán)型計數(shù)器所組成，輸入一時鐘信號而加以計數(shù)，可產(chǎn)生第一上升標記信號flagR1以及第二上升標記信號flagR2。
所述的高速數(shù)據(jù)緩沖器，其中上升邊緣取樣部分所述的每一上升邊緣電路是通過串接數(shù)個正反器所組成，可儲存所取樣的數(shù)據(jù)，此串接的正反器的時鐘輸入是借由該時鐘信號與該第一上升標記信號經(jīng)過與門(ANDgate)運算而產(chǎn)生第一上升取樣時鐘信號clkR1；同時借由該時鐘信號與該第二標記信號經(jīng)過與門運算進而產(chǎn)生第二上升取樣時鐘信號clkR2。
所述的高速數(shù)據(jù)緩沖器，其中下降邊緣取樣部分所述的觸發(fā)電路是由一環(huán)型計數(shù)器所組成，輸入一時鐘信號而加以計數(shù)，可產(chǎn)生第一下降標記信號flagF1以及第二下降標記信號flagF2。
所述的高速數(shù)據(jù)緩沖器，其中下降邊緣取樣部分所述的每一下降邊緣電路是通過串接數(shù)個正反器所組成，可儲存所取樣的數(shù)據(jù)，而此串接的正反器的時鐘輸入是借由該時鐘信號與該第一下降標記信號經(jīng)過或門(ORgate)運算而產(chǎn)生第一下降取樣時鐘信號clkF1；同時借由該時鐘信號與該第二下降標記信號經(jīng)過或門運算進而產(chǎn)生第二上升取樣時鐘信號clkR2。
所述的高速數(shù)據(jù)緩沖器，其中所述的上升邊緣取樣部分與下降邊緣取樣部分的環(huán)形計數(shù)器是通過環(huán)接數(shù)個D型正反器所組成，其正反器，乃是通過運用D型正反器所連接組成。
所述的高速數(shù)據(jù)緩沖器，其中所述上升邊緣部分與下降邊緣部分的環(huán)接數(shù)個D型正反器所形成的環(huán)形計數(shù)器的前端，還個別包括有一D型正反器連接在該環(huán)形計數(shù)器的前端，以提供環(huán)形計數(shù)器所需的時鐘信號。
一種高速數(shù)據(jù)緩沖器，其中包括有一環(huán)狀計數(shù)器，是為下降邊緣數(shù)據(jù)取樣的觸發(fā)信號，可用于產(chǎn)生取樣數(shù)據(jù)所需的下降標記信號，以及通過使用數(shù)個正反器環(huán)接所組成的環(huán)形計數(shù)器；數(shù)個下降邊緣電路，是通過數(shù)個串接的正反器所串接而成，而數(shù)個正反器的時鐘輸入信號，則是以時鐘信號(clock)與該下降標記信號取或門(OR gate)運算而得；所述的下降邊緣電路，在數(shù)據(jù)低電位切換時會多出一脈沖邊緣，而此多出的脈沖邊緣所取樣的數(shù)據(jù)雖為錯誤，卻可被其后所取樣的正確數(shù)據(jù)覆蓋過去，使數(shù)據(jù)錯誤不會發(fā)生，借以儲存正確的數(shù)據(jù)。
綜上所述，本發(fā)明提出的高速數(shù)據(jù)緩沖器，主要是為上升邊緣(risingedge)及下降邊緣(falling edge)均填入數(shù)據(jù)的緩沖器。若是要適用于只使用上升邊緣(rising edge)或下降邊緣(falling edge)填入數(shù)據(jù)的緩沖器，則只要使用本發(fā)明的上升邊緣(rising edge)電路部分或下降邊緣(falling edge)電路部分即可。
本發(fā)明所提出的高速數(shù)據(jù)緩沖器，不僅可運用于高速數(shù)據(jù)通信系統(tǒng)(data communication system)中，也可運用于各種需要緩沖器(buffer)的高速頻率系統(tǒng)。
下面結(jié)合附圖，就本發(fā)明的較佳實施例詳細說明如下圖1為公知技術(shù)的緩沖器環(huán)狀計數(shù)器電路圖；圖2A為公知技術(shù)的上升邊緣產(chǎn)生第一取樣的電路圖；圖2B為公知技術(shù)的上升邊緣產(chǎn)生第二取樣的電路圖；圖3A為公知技術(shù)的下降邊緣產(chǎn)生第一取樣的電路圖；圖3B為公知技術(shù)的下降邊緣產(chǎn)生第二取樣的電路圖；圖4為公知技術(shù)的數(shù)據(jù)存入緩沖器的一般時序圖；圖5為公知技術(shù)的高速時一般緩沖器會造成錯誤的時序圖；圖6為本發(fā)明實施例中的上升邊緣部分的觸發(fā)電路(環(huán)狀計數(shù)器)電路圖；圖7A為本發(fā)明實施例中的上升邊緣產(chǎn)生第一上升邊緣取樣的電路圖；圖7B為本發(fā)明實施例中的上升邊緣產(chǎn)生第二上升邊緣取樣的電路圖；圖8為本發(fā)明實施例中上升邊緣部分，在時鐘信號為高電位時轉(zhuǎn)換的時序圖；圖9為本發(fā)明實施例中上升邊緣部分，于時鐘信號為低電位時轉(zhuǎn)換的時序圖；圖10為本發(fā)明實施例中的下降邊緣部分的觸發(fā)電路(環(huán)狀計數(shù)器)電路圖；圖11A為本發(fā)明實施例中的下降邊緣產(chǎn)生第一下降邊緣取樣的電路圖；圖11B為本發(fā)明實施例中的下降邊緣產(chǎn)生第二下降邊緣取樣的電路圖12為本發(fā)明實施例中下降邊緣部分，于時鐘信號為低電位時轉(zhuǎn)換的時序圖；圖13為本發(fā)明實施例中下降邊緣部分，于時鐘信號為高電位時轉(zhuǎn)換的時序圖。
本發(fā)明為一種高速數(shù)據(jù)緩沖器，主要是通過將公知的環(huán)形計數(shù)器所組成的緩沖器拆開分成上升邊緣取樣部份以及下降邊緣取樣部分的取樣方式，并且使用與門(AND Gate)及或門(OR Gate)產(chǎn)生時鐘，使切換數(shù)據(jù)時所多出的脈沖邊緣保證發(fā)生在正確的邊緣前面而發(fā)生，進而使得此多出的時鐘邊緣所填入的錯誤數(shù)據(jù)，能被后來才填入的正確數(shù)據(jù)覆蓋過去，借以獲取一個周期(cycle)的時序界限(timing margin)，以及保證儲存在緩沖器中的數(shù)據(jù)無誤。
為進一步說明本發(fā)明的技術(shù)特征，首先，本發(fā)明中所述的上升邊緣取樣部分包括有觸發(fā)電路以及數(shù)個上升邊緣電路等兩部分借以儲存數(shù)據(jù)，其中觸發(fā)電路煩請參閱圖6，圖6所示為本發(fā)明實施例中的上升邊緣部分的觸發(fā)電路19(環(huán)狀計數(shù)器)的電路圖。如圖6所示，該觸發(fā)電路19由一環(huán)型計數(shù)器所組成，輸入一時鐘信號(clock)而加以計數(shù)，可產(chǎn)生第一上升標記信號flagR1以及第二上升標記信號flagR2。在圖6所示的本發(fā)明實施例中以2×2的實施方式而使用D型正反器為例子作說明，也即由第二正反器22串連接第三正反器24，而第三正反器24的輸出再接回該第二正反器22的輸入端，形成一環(huán)接式的環(huán)狀計數(shù)器。圖6中還包括有一第一正反器20連接于該環(huán)形計數(shù)器(即第二正反器22)的前端，以提供觸發(fā)電路(環(huán)形計數(shù)器)所需的時鐘信號。
對于所述的上升邊緣取樣電路29、39，煩請參閱圖7A及圖7B，其中該圖7A為本發(fā)明實施例中的上升邊緣產(chǎn)生第一上升取樣時鐘clkR1的電路圖。該上升邊緣取樣電路29是通過串接兩個正反器所組成，也同樣使用D型正反器做連接，圖7A中同樣是以2×2為實施例做說明，即第一取樣正反器30串接第二取樣正反器32所組成，使用者可依實際所需而增加，可儲存所取樣的數(shù)據(jù)。此串接的正反器的時鐘輸入是借由該時鐘信號(clock)與該第一上升標記信號(flagR1)經(jīng)過第一與門(AND gate)34運算而產(chǎn)生第一上升取樣時鐘信號clkR1，供數(shù)據(jù)取樣時使用。
另一方面，圖7B所示為本發(fā)明實施例中的上升邊緣產(chǎn)生第二上升取樣時鐘clkR2的電路圖，該第二組上升邊緣取樣電路39是通過串接兩個正反器所組成，圖7B中同樣是以2×2為實施例來說明，即第三取樣正反器40串接第二取樣正反器42所組成，使用者可依實際所需而增加，用來儲存所取樣的數(shù)據(jù)。此串接的正反器的時鐘(clock)輸入是借由該時鐘信號(clock)與該第二上升標記信號(flagR2)經(jīng)過第二與門(AND gate)44運算，進而產(chǎn)生第二上升取樣時鐘信號clkR2，借以作為數(shù)據(jù)取樣的時鐘控制。
煩請參閱圖8，圖8所示為本發(fā)明實施例中上升邊緣部分，在時鐘信號為高電位時轉(zhuǎn)換的時序圖。關(guān)于數(shù)據(jù)切換時所多出的脈沖邊緣e，主要為當上升邊緣取樣時，而同時標記信號在時鐘高電位動作而轉(zhuǎn)換數(shù)據(jù)時所發(fā)生。例如第一上升標記信號flagR1及第二上升標記信號flagR2在標示為d段的第二脈波II為高電位時轉(zhuǎn)換，則此上升邊緣所取樣的數(shù)據(jù)雖為錯誤，但可被其后所取樣的正確數(shù)據(jù)f覆蓋過去，使數(shù)據(jù)錯誤不會發(fā)生。另一方面，圖9所示為本發(fā)明實施例中上升邊緣部分，在時鐘信號為低電位時轉(zhuǎn)換的時序圖，而由于此種情形屬于正常狀態(tài)下所發(fā)生，即第一上升標記信號flagR1及第二上升標記信號flagR2在標示為d段的第二脈沖II為低電位時轉(zhuǎn)換，所以圖9所取樣的數(shù)據(jù)為無誤而正確的。
有關(guān)于本發(fā)明所提出的下降邊緣取樣部分的相關(guān)電路煩請參閱圖10，圖10所示為本發(fā)明實施例中的下降邊緣部分的觸發(fā)電路49(環(huán)狀計數(shù)器)電路圖。該觸發(fā)電路49是由一環(huán)型計數(shù)器所組成，其輸入一時鐘信號(clock)而加以計數(shù)，可產(chǎn)生第一下降標記信號flagF1以及第二下降標記信號flagF2。同樣地，該圖10所示的本發(fā)明實施例中，也是以2×2的實施方式，并且使用D型正反器為例子作說明，也即由第五正反器52串連接第六正反器54，而第六正反器54的輸出再接回給該第五正反器52的輸入端，借以形成一環(huán)接式的環(huán)狀計數(shù)器。此外，該圖10中還包括有一第四正反器50連接于該環(huán)形計數(shù)器(即第五正反器52)的前端，以提供觸發(fā)電路(環(huán)形計數(shù)器)所需的時鐘信號。
有關(guān)于下降邊緣取樣部分所揭示的下降邊緣電路59、69煩請參閱圖11A及圖11B，其中圖11A所示為本發(fā)明實施例中的下降邊緣部分產(chǎn)生第一下降取樣時鐘clkF1的電路圖。該下降邊緣取樣電路59主要是通過串接兩個正反器所組成，其中同樣使用D型正反器做連接，且是以2×2為實施例做說明，即第一取樣正反器60串接第二取樣正反器62所組成，當然使用者可依實際所需而增加為數(shù)個取樣電路，且可儲存所取樣的數(shù)據(jù)。此串接的正反器的時鐘輸入是借由該時鐘信號(clock)與該第一下降標記信號(flagF1)經(jīng)由第一或門(OR gate)64運算而產(chǎn)生第一下降取樣時鐘信號clkF1，之后再輸入該第一取樣正反器60與第二取樣正反器62內(nèi)部的時鐘輸入端。
煩請參閱圖11B、圖11B所示為本發(fā)明實施例中的下降邊緣產(chǎn)生第二下降取樣時鐘clkF2的電路圖，該第二組下降邊緣取樣電路69是通過串接兩個正反器所組成，為借由第三取樣正反器70串接第四取樣正反器72等兩個2×2所組成，也同樣使用D型正反器，使用者可依實際所需而增加，并且可以儲存所取樣的數(shù)據(jù)。此串接的正反器的時鐘(clock)輸入是借由該時鐘信號(clock)與該第二下降標記信號(flagF2)經(jīng)由第二或門(OR gate)74運算，進而產(chǎn)生第二下降取樣時鐘信號clkF2，可控制數(shù)據(jù)取樣的動作。
煩請參閱圖12，圖12為本發(fā)明實施例中下降邊緣部分且于時鐘信號為低電位時轉(zhuǎn)換的時序圖。一般而言，有關(guān)于數(shù)據(jù)切換時所多出的脈沖邊緣i，主要為當下降邊緣取樣時，而同時標記信號在時鐘低電位動作而轉(zhuǎn)換數(shù)據(jù)時所發(fā)生。例如第一下降標記信號flagF1及第二下降標記信號flagF2在標示為h段的第二脈沖III為低電位時轉(zhuǎn)換，則此下降邊緣所取樣的數(shù)據(jù)雖為錯誤，但可被其后所取樣填入的正確數(shù)據(jù)j覆蓋過去，使數(shù)據(jù)錯誤不會發(fā)生。
同樣地，圖13所示為本發(fā)明實施例中下降邊緣部分，在時鐘信號為高電位時轉(zhuǎn)換的時序圖，而由于此種情形屬于正常狀態(tài)下所發(fā)生，即第一下降標記信號flagF1及第二下降標記信號flagF2在標示為d段的第二脈沖II為低電位時轉(zhuǎn)換，所以圖13所取樣的數(shù)據(jù)為無誤而正確的。
另一方面，本發(fā)明也可運用于數(shù)據(jù)單獨在取樣時鐘的下降邊緣時存入緩沖器的情形，運用此種實施方式，僅需使用本發(fā)明實施例中的下降邊緣取樣部分即可。當然若使用在上升邊緣取樣部分也是可行，但為了與公知技術(shù)作一區(qū)別，我們在此以下降邊緣取樣部分為例子作說明。在運用此實施例時，則如圖10及圖11A、圖11所示，電路主要包括有一觸發(fā)電路49，其為一環(huán)狀計數(shù)器的實施狀態(tài)，主要為下降邊緣數(shù)據(jù)取樣的觸發(fā)信號，可用于產(chǎn)生取樣數(shù)據(jù)所需的下降標記信號flagF1、flagF2，以及借由使用數(shù)個正反器環(huán)接所組成的環(huán)形計數(shù)器。
同時，圖11A、圖11B所示為多個下降邊緣電路，是通過數(shù)個串接的正反器所串接的，而多個正反器的時鐘輸入信號，則是以時鐘信號(clock)與該下降標記信號經(jīng)過或門(OR gate)運算而得，為本發(fā)明的重點之一。上述的下降邊緣電路，在數(shù)據(jù)低電位切換時會多出一脈沖邊緣，而此多出的脈沖邊緣所取樣的數(shù)據(jù)雖為錯誤，卻可被其后所取樣的正確數(shù)據(jù)覆蓋過去，使數(shù)據(jù)錯誤不會發(fā)生，借以儲存正確的數(shù)據(jù)。并且，此下降邊緣取樣的實施例同樣使用D型正反器作為環(huán)形計數(shù)器以及取樣時鐘產(chǎn)生電路的正反器。
另外就本發(fā)明所提出的高速數(shù)據(jù)傳輸儲存的技術(shù)，再詳細比對與公知技術(shù)作一比較，如下列三點的所示1、在公知技術(shù)的方法中，標記信號(flag)的轉(zhuǎn)換限于只能在時鐘(clock)的低電位(low)區(qū)域的半個周期(cycle)的時間內(nèi)切換。而在本發(fā)明中，F(xiàn)lag轉(zhuǎn)換可擴展至一個周期時間，但標記信號(flag)因為切換的緣故，有時取樣時鐘(sample clock)仍會有一個多出的上升/下降邊緣(rising/falling edge)，使錯誤的數(shù)據(jù)發(fā)生而輸送入緩沖器(buffer)中，但在本發(fā)明中使用與門(AND)產(chǎn)生上升邊緣取樣時鐘(sample clock for rising edge sample)以及使用或門(OR)產(chǎn)生下降邊緣取樣時鐘(sample clock for falling edge sample)的方式，使此多出的邊緣(edge)產(chǎn)生保證發(fā)生在正確的邊緣(edge)前面，故而使得錯誤的數(shù)據(jù)會被后面正確的數(shù)據(jù)覆蓋過去，以確保數(shù)據(jù)正確。
2、以本發(fā)明實施例而言，是為上升邊緣(rising edge)及下降(falling edge)邊緣均填入數(shù)據(jù)的緩沖器(buffer)，若要適用于只用上升邊緣(rising edge)或下降邊緣(falling edge)填入數(shù)據(jù)的緩沖器(buffer)，則只用本發(fā)明的上升邊緣(rising edge)取樣部分或下降邊緣(falling edge)取樣部分即可。
3、本發(fā)明實施例不僅可用于高速數(shù)據(jù)通信系統(tǒng)(data communicationsystem)中，也可用于各種需要緩沖器的高速頻率系統(tǒng)。
綜上所述，本發(fā)明所提出的一高數(shù)據(jù)緩沖器，能夠在數(shù)據(jù)切換時所多出一脈沖邊緣，而此多出的脈沖邊緣所取樣的數(shù)據(jù)雖為錯誤，卻可被其后所取樣的正確數(shù)據(jù)覆蓋過去，使數(shù)據(jù)錯誤不會發(fā)生，借以儲存正確的數(shù)據(jù)。
以上所述僅為本發(fā)明的較佳實施例而已，當不能以其限定本發(fā)明所實施的范圍。凡是根據(jù)本發(fā)明權(quán)利要求所作的均等變化與修飾，皆應(yīng)仍屬于本發(fā)明權(quán)利要求涵蓋的范圍內(nèi)。
權(quán)利要求
1.一種高速數(shù)據(jù)緩沖器，其中包括上升邊緣取樣電路；下降邊緣取樣電路；所述上升邊緣取樣電路和下降邊緣取樣電路皆含有觸發(fā)電路與取樣時鐘產(chǎn)生電路兩部分，以確保在有噪聲干擾時數(shù)據(jù)的正確性。
2.如權(quán)利要求1所述的高速數(shù)據(jù)緩沖器，其中上升邊緣取樣部分所述的觸發(fā)電路是由一環(huán)型計數(shù)器所組成，輸入一時鐘信號而加以計數(shù)，可產(chǎn)生第一上升標記信號以及第二上升標記信號。
3.如權(quán)利要求2所述的高速數(shù)據(jù)緩沖器，其中上升邊緣取樣部分所述的每一上升邊緣電路是通過串接數(shù)個正反器所組成，可儲存所取樣的數(shù)據(jù)，此串接的正反器的時鐘輸入是借由該時鐘信號與該第一上升標記信號經(jīng)過與門運算而產(chǎn)生第一上升取樣時鐘信號；同時借由該時鐘信號與該第二標記信號經(jīng)過與門運算進而產(chǎn)生第二上升取樣時鐘信號。
4.如權(quán)利要求1所述的高速數(shù)據(jù)緩沖器，其中下降邊緣取樣部分所述的觸發(fā)電路是由一環(huán)型計數(shù)器所組成，輸入一時鐘信號而加以計數(shù)，可產(chǎn)生第一下降標記信號以及第二下降標記信號。
5.如權(quán)利要求4所述的高速數(shù)據(jù)緩沖器，其中下降邊緣取樣部分所述的每一下降邊緣電路是通過串接數(shù)個正反器所組成，可儲存所取樣的數(shù)據(jù)，而此串接的正反器的時鐘輸入是借由該時鐘信號與該第一下降標記信號經(jīng)過或門運算而產(chǎn)生第一下降取樣時鐘信號；同時借由該時鐘信號與該第二下降標記信號經(jīng)過或門運算進而產(chǎn)生第二上升取樣時鐘信號。
6.如權(quán)利要求2所述的高速數(shù)據(jù)緩沖器，其中所述的上升邊緣取樣部分與下降邊緣取樣部分的環(huán)形計數(shù)器是通過環(huán)接數(shù)個D型正反器所組成。
7.如權(quán)利要求4所述的高速數(shù)據(jù)緩沖器，其中所述的上升邊緣取樣部分與下降邊緣取樣部分的環(huán)形計數(shù)器是通過環(huán)接數(shù)個D型正反器所組成。
8.如權(quán)利要求3所述的高速數(shù)據(jù)緩沖器，其中所述的上升邊緣電路與下降邊緣電路所使用的正反器，乃是通過運用D型正反器所連接組成。
9.如權(quán)利要求5所述的高速數(shù)據(jù)緩沖器，其中所述的上升邊緣電路與下降邊緣電路所使用的正反器，乃是通過運用D型正反器所連接組成。
10.如權(quán)利要求6所述的高速數(shù)據(jù)緩沖器，其中所述上升邊緣部分與下降邊緣部分的環(huán)接數(shù)個D型正反器所形成的環(huán)形計數(shù)器的前端，還個別包括有一D型正反器連接在該環(huán)形計數(shù)器的前端，以提供環(huán)形計數(shù)器所需的時鐘信號。
11.一種高速數(shù)據(jù)緩沖器，分為上升邊緣取樣部分以及下降邊緣取樣部分，其中上升邊緣取樣部分包括有一環(huán)狀計數(shù)器，為數(shù)據(jù)取樣的觸發(fā)信號，可用于產(chǎn)生取樣數(shù)據(jù)所需的上升標記信號，以及通過使用數(shù)個正反器環(huán)接所組成的環(huán)形計數(shù)器；數(shù)個上升邊緣電路，是通過數(shù)個串接的正反器所串接，而數(shù)個正反器的時鐘輸入信號，是以時鐘信號與該上升標記信號取與門運算而得；以及該下降邊緣取樣部分包括有一環(huán)狀計數(shù)器，為數(shù)據(jù)取樣的觸發(fā)信號，可用于產(chǎn)生取樣數(shù)據(jù)所需的下降標記信號，以及通過使用數(shù)個正反器環(huán)接所組成的環(huán)形計數(shù)器；數(shù)個下降邊緣電路，是通過數(shù)個串接的正反器所串接而成，而數(shù)個正反器的時鐘輸入信號，則是以時鐘信號與該下降標記信號取或門運算而得。
12.如權(quán)利要求11所述的高速數(shù)據(jù)緩沖器，其中所述的上升邊緣取樣部分以及下降邊緣取樣部分所給出的環(huán)形計數(shù)器所使用的正反器，是由D型正反器所組成。
13.如權(quán)利要求11所述的高速數(shù)據(jù)緩沖器，其中所述的上升邊緣取樣部分以及下降邊緣取樣部分所給出的數(shù)個上升與下降邊緣電路所使用的正反器，是由D型正反器所組成。
14.一種高速數(shù)據(jù)緩沖器，其中包括有一環(huán)狀計數(shù)器，是為下降邊緣數(shù)據(jù)取樣的觸發(fā)信號，可用于產(chǎn)生取樣數(shù)據(jù)所需的下降標記信號，以及通過使用數(shù)個正反器環(huán)接所組成的環(huán)形計數(shù)器；數(shù)個下降邊緣電路，是通過數(shù)個串接的正反器所串接而成，而數(shù)個正反器的時鐘輸入信號，則是以時鐘信號與該下降標記信號取或門運算而得；所述的下降邊緣電路，在數(shù)據(jù)低電位切換時會多出一脈沖邊緣，而此多出的脈沖邊緣所取樣的數(shù)據(jù)雖為錯誤，卻可被其后所取樣的正確數(shù)據(jù)覆蓋過去，使數(shù)據(jù)錯誤不會發(fā)生，借以儲存正確的數(shù)據(jù)。
15.如權(quán)利要求14所述的高速數(shù)據(jù)緩沖器，其中所述的環(huán)形計數(shù)器所使用的正反器，是以D型正反器所組成。
16.如權(quán)利要求14所述的高速數(shù)據(jù)緩沖器，其中所述的下降邊緣電路所使用的正反器，是以D型正反器所組成。
全文摘要
一種高速數(shù)據(jù)緩沖器,主要是通過將公用的環(huán)形計數(shù)器的觸發(fā)電路所組成的緩沖器拆開分成上升邊緣取樣部份以及下降邊緣取樣部份的取樣方式,兩部分皆分別包括有觸發(fā)電路與取樣時鐘產(chǎn)生電路,使切換數(shù)據(jù)時所多出的脈沖邊緣保證發(fā)生在正確的邊緣前面發(fā)生,進而使得此多出的時鐘邊緣所推入的錯誤數(shù)據(jù),能被后來才填入的正確數(shù)據(jù)所覆蓋,借以獲取一個周期的時限界限,以及保證儲存在緩沖器中的數(shù)據(jù)正確。
文檔編號H03K19/0175GK1385965SQ0111606
公開日2002年12月18日 申請日期2001年5月14日 優(yōu)先權(quán)日2001年5月14日
發(fā)明者高世平 申請人:威盛電子股份有限公司