專利名稱：水平同步信號的鎖相環(huán)電路的制作方法
技術領域：
本發(fā)明涉及用于水平同步信號的鎖相環(huán)電路(PLL)，它包括電壓控制振蕩器(VCO)和相位比較器。相位比較器把輸入的水平同步信號的相位與從VCO反饋的返回信號(RET)的相位加以比較，檢測由比較結果獲得的相位差值并將其送到VCO。把來自VCO輸出的信號的RET信號分頻到能夠與水平同步信號同步的頻率。按照所述相位差的數(shù)值，PLL電路鎖住這兩個相位，以維持同步狀態(tài)。具體地說，本發(fā)明涉及一種即使輸入水平同步信號的頻率等級惡化到指定值以下的等級或者消失，也能避免VCO輸出頻率出現(xiàn)任何快速變化的PLL電路。
近年來，應用于輸入同步信號寬頻率的多掃描顯示器已得到普遍應用。這就需要有一種應付這樣的要求的用于水平同步信號的PLL電路。這樣的PLL電路一般用于電視機等。但是，水平同步信號的輸出電路有被頻率快速變化損壞的趨勢。
這是因為，在驅動水平同步信號的輸出電路的脈沖的頻率迅速變化的情況下，驅動電路的耐高壓的晶體管被擊穿。例如，存在這樣的情況頻率突然變化大約10％，亦即，水平同步信號快速變化或消失的情況。在這種情況下，PLL電路把頻率消失判斷為頻率大降，并試圖瞬間應付這樣的變化，以致必須執(zhí)行頻率的急速上升，結果，水平同步信號的輸出電路被損壞。
例如，

圖1所示的這種類型的現(xiàn)有PLL電路把相位比較器101、VCO 102和分頻電路103串聯(lián)起來，形成一個環(huán)路。相位比較器101把從Hin端子接收的Hin(水平同步輸入)信號的相位與來自分頻電路103的RET信號的相位加以比較，并從其中的電荷泵電路向VCO102輸出相位差值。在AFC濾波器(用于自動頻率控制的濾波器)104也通過端子F連接到VCO102的輸入端。采用這樣的結構，分頻電路103把來自VCO102的輸出頻率分頻至與來自端子Hin的Hin信號相同的頻率。此后，通過鎖定來維持Hin和RET信號之間的相位同步。
現(xiàn)將參照定時2和圖1，描述Hin信號輸入消失的情況。
正常情況下，Hin和RET信號都被鎖定在基本上相等的相位上。相應地，這兩種信號波的邊沿定時幾乎是相等的，于是幾乎沒有從相位比較器101的電荷泵電路送出的波形，或者是在端子F上極小的脈沖。
另一方面，在盡管存在RET信號卻不存在Hin信號的情況下，比較器101在RET信號產(chǎn)生之后，連續(xù)地從電荷泵電路向AFC濾波器104提供電流。因而，VCO102將其判定為頻率大降，并改變性能，以便急速增大輸出頻率。結果，水平同步信號的輸出電路會被損壞。
為了解決這樣的問題，公開了如下建議。例如，日本專利No.2511858公開了在VCO的輸入側補充一個開關。在這種先有技術中，當比較器檢測到Hin信號消失或有任何相位差值超過預定值時，該開關把基準電壓源連接到VCO上。另一方面，日本未經(jīng)審查的專利申請書(JP-A)No.H6-253169和No.H6-339043公開了一種在不出現(xiàn)相位差狀態(tài)下保持中心平均電壓或誤差容限電壓，而在出現(xiàn)任何相位差時提供該電壓的方法。
但是，即使補充這樣的開關，在從Hin信號消失或出現(xiàn)相位差超過預定值時起直至由該開關操作的切換完成為止的過程中，上述不利現(xiàn)象根本無法消除。這種切換的定時與檢測到它們中的任何一個之后該開關的操作對應。因而，上述現(xiàn)有的用于水平同步信號的PLL電路有個問題，就是當Hin信號消失或出現(xiàn)相位差超過預定值時，輸出水平同步信號的電路可能被損壞。
其原因如下。即使在沒有Hin信號輸入或盡管提供了RET信號卻出現(xiàn)大延遲的情況下，比較器101響應RET信號的產(chǎn)生，從電荷泵電路連續(xù)地向AFC濾波器提供相位差電流。這使來自VCO的輸出頻率急速變化。而且，即使安裝了這樣的開關，在上述狀態(tài)出現(xiàn)之后直至檢測到該狀態(tài)并驅動該開關為止經(jīng)過的時間內，上述問題仍無法避免。
因此，本發(fā)明的目的是提供一種即使沒有提供Hin信號或盡管有RET信號輸入但出現(xiàn)了大的延遲時仍能避免VCO的信號變化的用于水平同步信號的鎖相環(huán)(PLL)電路。
按照本發(fā)明的用于水平同步信號的鎖相環(huán)(PLL)電路包括電壓控制振蕩器(VCO)、相位比較器和開關。相位比較器把輸入的水平同步信號的相位與從VCO反饋的返回(RET)信號的相位加以比較，檢測由上述比較獲得的相位差值，并將其送到VCO。來自VCO的RET信號分頻成為與水平同步信號在相位上可比擬的頻率。按照該相位差值，PLL電路鎖定這些相位，以便維持相位的同步狀態(tài)。具體地說，在所述比較器的輸出側，在提供水平同步信號期間，一個開關把所述檢測到的相位差值連接到VCO。
由于上述配置只在水平同步信號輸入的過程中才向VCO提供相位差值，因此即使出現(xiàn)了沒有輸入水平同步信號這樣異常的相位比較狀態(tài)，VCO接收相位差值也沒有關系。用這種狀態(tài)使VCO判斷沒有出現(xiàn)相位差，因而VCO的振蕩就像此前一樣地繼續(xù)。結果，它就能防止用以驅動電路輸出水平同步信號的脈沖的頻率突然變化。
還配備有第一延遲電路，所述輸入水平同步信號被輸入到該第一延遲電路并備有延遲預定的延遲時間、再被發(fā)送到相位比較器。因而，能夠把具有該延遲時間的相位差值發(fā)送到VCO。另外，配備有接收RET信號的第二延遲電路，使RET信號具有其值與所述第一延遲電路的上述延遲時間相同的預定延遲時間、然后被輸出到相位比較器。結果，便可能夠簡化相位比較器中的相位比較電路。
圖1表示傳統(tǒng)的PLL電路的方框圖；圖2示出表示Hin信號突然消失的狀態(tài)的定時圖；圖3表示按照本發(fā)明一個實施例的PLL電路的方框圖；圖4表示圖3中正常狀態(tài)的定時圖5表示圖3中Hin信號突然消失的情況下的定時圖；圖6表示圖3中Hin信號頻率突然增大的情況下的定時圖；以及圖7表示圖3中Hin信號頻率突然降低的情況下的定時圖。
現(xiàn)將參照附圖描述本發(fā)明的最佳實施例，以便詳細地解釋本發(fā)明。
參照圖3，按照本發(fā)明的用于水平同步信號的PLL電路包括延遲電路1和7、帶有電荷泵電路的相位比較器2、開關3、連接到端子F的AFC濾波器4、VCO5和分頻電路6。
延遲電路1輸入Hin(水平同步輸入)信號，使之延遲預定的延遲時間，例如，100nsec(毫微秒)，并輸出到相位比較器2。延遲電路7輸入從分頻電路6輸出并具有預定的延遲時間的RET(返回)信號、并將其輸出到相位比較器2，所以預定的延遲時間與延遲電路1的相同，例如100nsec。
相位比較器2既輸入Hin信號又輸入RET信號、它們具有分另別由延遲電路1和7給出的相同的100nsec延遲時間，并利用所述信號脈沖的上升沿和下降沿進行比較。然后，相位比較器2輸出相位差值，所述相位差值與由來自電荷泵電路的正脈沖和負脈沖引起相位超前或相位滯后的相應的相位差值相同。結果，相位差電流流過與端子F連接的AFC濾波器。
開關3通過端子Hin接收Hin信號，并且只在Hin信號輸入期間把相位比較器2的輸出連接到VCO5的輸入、作為ON(接通)信號。因此，在沒有Hin信號輸入的情況下，開關3將不會有輸出，于是開關3固定在高阻抗狀態(tài)。
AFC濾波器4通過端子F既連接到開關3的輸出端又連接到VCO5的輸入端。與相位比較器2通過開關3的輸出對應，AFC濾波器4提供準備按照電壓波形發(fā)送到VCO5的相位差電流。
VCO5根據(jù)響應從相位比較器2通過開關3接收的輸出信號而提供的電壓值調整振蕩頻率，然后將其輸出到分頻電路6。分頻電路6對VCO5輸出的頻率進行分頻，直至該頻率變?yōu)榕cHin信號相同的頻率，然后將其作為RET信號輸出到延遲電路7。
通過把延遲電路7的輸出信號連接到相位比較器2，相位比較器2的比較結果反映到VCO5，然后PLL電流完成把Hin信號的相位與RET信號的相位同步地鎖定。
參照圖3和4，描述相位正常鎖定的正常情況。
在圖3的正常情況下，從端子Hin輸入的Hin信號和從分頻電路6輸出的RET信號兩者都通過延遲電路1和7，以便具有相同的延遲時間100nsec。因而，通過延遲電路1的Hin信號和通過延遲電路7的RET信號中的每一個都具有由PLL電路彼此同步協(xié)調的相位，并具有相同的上升沿。
參照圖4，開關3只在虛線所示Hin信號脈沖寬度期間才流過由相位比較器2檢測到的相位差電流。因而，在相位彼此一致的情況下，幾乎沒有相位差電流流過。
以下將參照圖3和5，描述Hin信號消失的情況。圖中示出由指示相位一致的正常情況急速變?yōu)橹甘綡in信號消失的狀態(tài)的情況。
在這種狀態(tài)下，因為沒有Hin信號，所以開關3斷開相位比較器2的電荷泵電路和AFC濾波器4。相應地，儲存在AFC濾波器4中的相位差值電荷繼續(xù)被保存。就是說，即使Hin信號消失，VCO5的振蕩頻率繼續(xù)維持目前的狀態(tài)。因此，頻率不會出現(xiàn)急速變化。
換句話說，設置在相位比較器的輸出側、由Hin信號控制的開關用來防止VCO頻率的急速變化，即使Hin信號消失。
以下將參照圖3和6描述Hin信號頻率增大的情況。所述各圖示出表示相位一致的正常狀態(tài)急速變?yōu)楸硎綡in信號頻率變得較高的狀態(tài)的情況。
在這種狀態(tài)下，沒有開關時，在從延遲電路1的輸出信號上升直至延遲電路7的Hin信號上升為止的期間內，正如圖中虛線表示的，有相位差電流流動。這個期間是從Hin信號上升直至RET信號上升的時間。另一方面，當提供該開關時，相位差電流在這樣的時間內流動，亦即在Hin信號的脈沖寬度減去延遲電路1給出的100nsec的延遲時間而得到的時問內流動。
就是說，通過在相位比較器的輸出側設置由Hin信號控制的開關，頻率的快速變化就不會出現(xiàn)。這是因為，即使Hin信號比RET信號更快出現(xiàn)，相位差電流流動的時間也只是Hin信號脈沖寬度或更短的時間。
以下將參照圖3和7描述Hin信號頻率降低的情況。這些圖示出從表示相位一致的正常狀態(tài)已經(jīng)急速變?yōu)楸硎綡in信號頻率變得較低的狀態(tài)的情況。
在這種頻率狀態(tài)和無開關的狀態(tài)下，在從延遲電路7的輸出信號上升開始直至延遲電路1的輸出信號上升為止的期間，如圖中虛線所示有相位差電流流出。這個期間是從RET信號上升直至Hin信號上升為止的時間。另一方面，當提供開關時，相位差電流流動時間只是從Hin信號上升開始的由延遲電路1給出的延遲時間100nsec。在這種情況下，在由于相位差而拉出相位差電流的時候出現(xiàn)時間滯后。但它只是一個沒有問題的電平。
就是說，由于在相位比較器的輸出側設置由Hin信號進行通/斷控制的開關，VCO中不會出現(xiàn)頻率的快速變化。這是因為，即使Hin信號比RET信號較晚出現(xiàn)，但從該開關流出相位差電流的時間只是由延遲電路1給定的延遲時間100nsec。
按照本發(fā)明，即使輸入水平同步信號的頻率級惡化到小于指定值或消失，上述PLL電路也能夠避免VCO內頻率的任何急速變化。其原因是在相位比較器的輸出側提供了由輸入水平同步(Hin)信號進行通/斷控制的開關，而該Hin信號輸入到具有由所述延遲電路給出的延遲時間的相位比較器。
按照這種結構，控制VCO振蕩頻率用的相位差電流的最長供應時間受Hin信號的脈沖寬度限制。因此，便可避免相位差電流連續(xù)流動造成的VCO振蕩頻率的任何急速變化。其結果是，在Hin信號消失的情況下，相位差電流將不提供給VCO，故振蕩頻率維持不變。
在Hin信號頻率突然增大的情況下，對VCO而言振蕩頻率可能按照在Hin信號的脈沖寬度或更短的時間內提供相位差電流的方式提高。在Hin信號頻率突然降低的情況下，對VCO而言振蕩頻率可能按照與延遲電路的延遲時間相應的脈沖寬度時間內提供相位差電流的方式降低。
盡管本發(fā)明已經(jīng)結合特定的實施例作了描述，但是細節(jié)只是希望有助于理解，從不對本發(fā)明作出限制。本專業(yè)的技術人員不難理解，在后附權利要求書的范圍內可以作出各種各樣的改變。
例如，已經(jīng)描述分頻電路，用來對VCO的輸出頻率進行分頻，例如，直至獲得與水平同步信號具有相同頻率為止。但該頻率可以是，例如，相位比較器中可以比較的整倍數(shù)的任何頻率。從分頻電路輸出的RET信號的延遲時間由延遲電路給出。但是，延遲時間可以是不同于由相位比較器內部對其處理而給予Hin信號的時間。
權利要求
1．一種用于水平同步信號的鎖相環(huán)(PLL)電路，它包括電壓控制振蕩器(VCO)和相位比較器，其中所述相位比較器把輸入的水平同步信號的相位與反饋的返回(RET)信號的相位加以比較，檢測通過上述比較獲得的相位差值，并將所述相位差值送到VCO，所述RET信號是由從所述VCO輸出的信號分頻而得到的、并具有與所述水平同步信號同步的分頻頻率，所述PLL電路鎖定這些相位以維持同步狀態(tài)，所述PLL電路的特征在于還包括一個開關，它設置在所述比較器的輸出側，并且在水平同步信號輸入期間把所述檢測到的相位差值連接到所述VCO。
2．按照權利要求1的用于水平同步信號的PLL電路，其特征在于還包括第一延遲電路，用來輸入所述水平同步信號，并給所述信號預定的延遲時間，并且把所述延遲后的信號送到所述相位比較器。
3．按照權利要求2的用于水平同步信號的PLL電路，其特征在于還包括輸入RET信號的第二延遲電路，后者給予所述RET信號一個與所述延遲時間相同的預定延遲時間，并且將所述延遲后RET信號輸出到所述相位比較器。
4．一種用于水平同步信號的鎖相環(huán)(PLL)電路，它包括包含電荷泵電路的相位比較器、電壓控制振蕩器(VCO)、自動頻率控制(AFC)濾波器和分頻電路，其中通過以下方法來構成環(huán)形電路以便輸入所述水平同步信號把所述相位比較器的輸出端連接到所述VCO和所述AFC濾波器；把所述VCO的輸出端連接到所述分頻電路；以及把從所述分頻電路輸出的返回(RET)信號連接到所述相位比較器，所述PLL電路的特征在于還包括一個開關，它設置在所述比較器的輸出側，用來檢測和輸出所述水平同步信號與所述RET信號之間的相位差值，并且在提供所述水平同步信號期間把檢測到的相位差值連接到所述VCO。
5．按照權利要求4的用于水平同步信號的PLL電路，其特征在于還包括設置在所述相位比較器輸入側的第一延遲電路，用來輸入所述水平同步信號、使所述信號具有預定的延遲時間、并把所述延遲后的信號輸出到所述相位比較器。
6．按照權利要求5的用于水平同步信號的PLL電路，其特征在于還包括設置在所述相位比較器輸入側的用于所述RET信號的第二延遲電路，用來使所述RET信號具有與所述延遲時間相同的預定延遲時間、并將所述延遲后的RET信號輸出到所述相位比較器。
全文摘要
一種PLL電路即使輸入的水平同步信號突然變化,或頻率級降低到預定值或更低,或消失,也能避免VCO(5)中的頻率出現(xiàn)任何大的變化。該PLL電路包括設置在相位比較器(2)的輸出側的開關(3),以便通過在提供水平同步信號期間連接到AFC濾波器(4)和按照相位差提供相位差電流來控制VCO的輸出電壓。當Hin信號消失時,比較器不會提供任何相位差電流,也不會使VCO變化。在Hin信號頻率較高和較低時,比較器通過提供其時間長度受限制的相位差電流來控制VCO。
文檔編號H03L7/18GK1285681SQ0012622
公開日2001年2月28日 申請日期2000年8月23日 優(yōu)先權日1999年8月23日
發(fā)明者松井俊也 申請人:日本電氣株式會社