專利名稱：用于衰減數(shù)據(jù)轉(zhuǎn)換器中的噪聲的電路和方法
技術(shù)領(lǐng)域：
該發(fā)明一般地涉及數(shù)據(jù)轉(zhuǎn)換器，并且特別地涉及∑-δ數(shù)字到模擬轉(zhuǎn)換器。
背景技術(shù)：
在數(shù)據(jù)轉(zhuǎn)換器中使用的有2個(gè)基本技術(shù)。它們是∑-δ技術(shù)和阻性或容性分壓器技術(shù)?！?δ技術(shù)由于它通過高頻定時(shí)而不是精確匹配的片上部件例如電阻來獲得高的分辨度，所以很吸引人。此外，產(chǎn)生薄膜，激光微調(diào)的模擬部件所需的知識很難獲得；相反，用于∑-δ調(diào)制器中的高速數(shù)字切換性能在半導(dǎo)體工業(yè)中是平常的。
在數(shù)據(jù)轉(zhuǎn)換器中使用一個(gè)基本的∑-δ調(diào)制器接收一個(gè)與輸出信號的逆反饋相加的輸入信號以提供一個(gè)誤差信號。誤差信號通過一個(gè)濾波器處理來提供輸出信號?！?δ調(diào)制器對量化噪聲進(jìn)行整形使之在通帶之外，從而能被濾除。
然而，如熟知的，∑-δ調(diào)制器可在通帶中產(chǎn)生不希望的單音(tone)。這些不希望的單音含有與輸入信號的直流(DC)偏置線性相關(guān)的頻率。這些不希望單音的產(chǎn)生對于接近于信號地電平的小輸入信號更有害。而且，在輸入信號接近于地電平的時(shí)間期間，一個(gè)收聽者更容易聽到不希望的單音?！?δ調(diào)制器產(chǎn)生這些不希望的單音的原因的一個(gè)通常可接受的解釋是為了分辨輸入信號中的小的增量變化，∑-δ調(diào)制器產(chǎn)生了圖像噪聲(pattern noise)。
前面的用于去除通帶中不希望的單音的方法包含運(yùn)用高頻脈動體制。然而，用于數(shù)據(jù)轉(zhuǎn)換的高頻脈動體制的實(shí)現(xiàn)是復(fù)雜的。而且，高頻脈動信號影響數(shù)據(jù)轉(zhuǎn)換器的整體性能以致數(shù)據(jù)轉(zhuǎn)換器的信噪比被降低。
相應(yīng)地，有一個(gè)能降低或去除通帶中由圖像噪聲引起的的不希望的單音的∑-δ轉(zhuǎn)換器是有利的。對于∑-δ轉(zhuǎn)換器如果占用面積小成本低，那就更有利。
圖形簡述

圖1以部分方框圖形式和部分電路圖形式示意一個(gè)數(shù)據(jù)轉(zhuǎn)換器。
圖2表示圖1的數(shù)據(jù)轉(zhuǎn)換器的數(shù)字到模擬轉(zhuǎn)換器(DAC)的一個(gè)開關(guān)電容的實(shí)現(xiàn)。
圖3是示意圖1的數(shù)據(jù)轉(zhuǎn)換器的信號的時(shí)序圖；和圖4是在圖1的數(shù)據(jù)轉(zhuǎn)換器的輸出信號中出現(xiàn)的噪聲的頻域圖形。
圖形的詳細(xì)描述通常，本發(fā)明提供一個(gè)數(shù)據(jù)轉(zhuǎn)換器電路和一種用于衰減在由數(shù)據(jù)轉(zhuǎn)換器產(chǎn)生的輸出信號中的噪聲的方法。更特別地，本發(fā)明提供一種用于把多比特?cái)?shù)字信號轉(zhuǎn)換為模擬信號的∑-δ數(shù)字到模擬轉(zhuǎn)換器(DAC)，其中為了降低輸出信號中的噪聲，模擬信號的頻譜在一個(gè)預(yù)定頻率被衰減。模擬信號是一種連續(xù)時(shí)變信號或一種具有用來代表信息的3個(gè)或更多個(gè)可能狀態(tài)的隨時(shí)間變化的離散信號。
在優(yōu)選實(shí)施例中，∑-δDAC包括一個(gè)∑-δ調(diào)制器，一個(gè)連到∑-δ調(diào)制器的DAC，一個(gè)連到DAC的時(shí)鐘發(fā)生器和一個(gè)連到∑-δ調(diào)制器和時(shí)鐘發(fā)生器的時(shí)鐘控制電路?！?δ調(diào)制器把多比特?cái)?shù)字信號轉(zhuǎn)換為一個(gè)1比特或單比特?cái)?shù)字信號。時(shí)鐘控制電路遵照單比特?cái)?shù)字信號來使能或不使能時(shí)鐘發(fā)生器。特別地，時(shí)鐘控制電路遵照單比特?cái)?shù)字信號使到DAC的時(shí)鐘信號的發(fā)送使能或不使能以衰減模擬信號的頻譜中的噪聲。在這個(gè)實(shí)施例中，∑-δDAC的輸出的頻域特性在Fs/2附近被衰減，這是一個(gè)等于∑-δDAC的抽樣時(shí)鐘的頻率的一半的頻率。通過衰減輸出信號中在Fs/2上的能量，∑-δDAC實(shí)際上去除了由圖像噪聲引起的單音。
圖1以部分方框圖的形式和部分電路圖的形式示意了適合于運(yùn)用常規(guī)IC工藝作為一個(gè)集成電路(IC)生產(chǎn)的數(shù)據(jù)轉(zhuǎn)換器10。數(shù)據(jù)轉(zhuǎn)換器10有一個(gè)用于接收標(biāo)記為MULTIBIT DATA的多比特?cái)?shù)字信號的輸入端11和一個(gè)用于提供標(biāo)記為OUTPUT的模擬輸出信號的輸出端12。數(shù)據(jù)轉(zhuǎn)換器10，也稱為∑-δDAC，包括一個(gè)∑-δ調(diào)制器16，一個(gè)DAC 17，一個(gè)時(shí)鐘控制電路18和一個(gè)時(shí)鐘發(fā)生器19。∑-δ調(diào)制器16有一個(gè)用于接收數(shù)字信號MULTIBIT DATA的數(shù)據(jù)輸入端，一個(gè)用于接收標(biāo)記為SAMPLING CLOCK的信號的時(shí)鐘輸入端和一個(gè)用于提供標(biāo)記為ONE BIT DATA的單比特?cái)?shù)字信號的輸出端。
DAC 17是具有一個(gè)用于接收信號ONE BIT DATA的數(shù)據(jù)輸入端，一個(gè)用于接收標(biāo)記為CLOCK的信號的時(shí)鐘輸入端和一個(gè)用于提供信號OUTPUT的輸出端的單比特DAC。時(shí)鐘控制電路18有一個(gè)共同連到∑-δ調(diào)制器16的輸出端和DAC 17的數(shù)據(jù)輸入端的數(shù)據(jù)輸入端，一個(gè)用于接收信號SAMPLING CLOCK的時(shí)鐘輸入端和一個(gè)用于提供標(biāo)記為CONTROL的信號的輸出端。時(shí)鐘發(fā)生器19有一個(gè)連到時(shí)鐘控制電路18的輸出端的控制輸入端，一個(gè)用于接收信號SAMPLING CLOCK的時(shí)鐘輸入端和一個(gè)連到DAC 17的時(shí)鐘輸入端的用于提供信號CLOCK的輸出端。
當(dāng)時(shí)鐘發(fā)生器19的控制輸入端被宣稱，即時(shí)鐘發(fā)生器19被使能時(shí)，時(shí)鐘發(fā)生器19的輸出端被使能并且一個(gè)時(shí)鐘信號被提供給DAC 17的時(shí)鐘輸入端。換言之，信號CLOCK被使能并且一個(gè)或多個(gè)脈沖被從時(shí)鐘發(fā)生器19的輸出端發(fā)送到DAC 17的時(shí)鐘輸入端。另一方面，當(dāng)時(shí)鐘發(fā)生器19的控制輸入端未被宣稱或被撤消時(shí)，即時(shí)鐘發(fā)生器19被不使能，時(shí)鐘發(fā)生器19的輸出端被不使能。當(dāng)時(shí)鐘發(fā)生器19被不使能時(shí)，一個(gè)邏輯低電壓被發(fā)送到DAC 17的時(shí)鐘輸入端，即信號CLOCK被停止。當(dāng)信號CONTROL處于一個(gè)邏輯低電壓時(shí)，時(shí)鐘發(fā)生器19的控制輸入端被宣稱。相反地，當(dāng)信號CONTROL處于一個(gè)邏輯高電壓時(shí)，時(shí)鐘發(fā)生器19的控制輸入端未被宣稱。一個(gè)邏輯低電壓，例如可以是零電壓也可以被定義為邏輯0。一個(gè)邏輯高電壓，例如可以是5V也可以被定義為邏輯1。應(yīng)該理解邏輯0和邏輯1的定義是一個(gè)選擇的問題。換言之，邏輯1可被定義為零電壓，邏輯0也可被定義為5V。
∑-δ調(diào)制器16可以是運(yùn)用相加器件，乘法器和延遲單元實(shí)現(xiàn)的一個(gè)傳統(tǒng)的∑-δ調(diào)制器。時(shí)鐘控制電路18可以運(yùn)用連到一個(gè)例如象加法器的相加器件的延遲單元象例如存貯器單元或鎖存器來實(shí)現(xiàn)。以例子方式，由于信號ONE BIT DATA是一個(gè)單比特?cái)?shù)字信號，時(shí)鐘控制電路18被運(yùn)用一個(gè)連到異或(XOR)門22的D型觸發(fā)器21來實(shí)現(xiàn)。
觸發(fā)器21有一個(gè)通常連到時(shí)鐘控制電路18的數(shù)據(jù)輸入端和XOR門22的第一輸入端的標(biāo)記為D的數(shù)據(jù)輸入端，一個(gè)連到時(shí)鐘控制電路18的時(shí)鐘輸入端的標(biāo)記為CK的時(shí)鐘輸入端和一個(gè)連到XOR門22的第二輸入端的標(biāo)記為Q的真值輸出端。XOR門22的輸出端被連到時(shí)鐘控制電路18的輸出端。
數(shù)據(jù)轉(zhuǎn)換器10最好運(yùn)用具有相對低的功率損耗和相對高的速度的互補(bǔ)金屬氧化半導(dǎo)體(CMOS)邏輯電路實(shí)現(xiàn)，但也可以以其它晶體管技術(shù)實(shí)現(xiàn)。
圖2示意DAC 17(圖1)的開關(guān)電容的實(shí)現(xiàn)。在這個(gè)例子中，DAC17運(yùn)用一個(gè)包括開關(guān)31-38，電容41-46和一個(gè)放大器51的開關(guān)電容電路來實(shí)現(xiàn)。進(jìn)一步，DAC 17有分別用于接收參考信號+REF和-REF的輸入端26和27，和分別用于提供信號Vo+和Vo-的輸出端28和29。在DAC 17的輸出端28和29上建立的差分輸出信號，即信號Vo+-Vo-，被發(fā)送到輸出端12(圖1)來提供信號OUTPUT。
參考圖1和2，在操作中，數(shù)據(jù)轉(zhuǎn)換器10把多比特?cái)?shù)字信號即信號MULTIBIT DATA轉(zhuǎn)換為一個(gè)模擬信號，即信號OUTPUT。更具體地說，∑-δ調(diào)制器16把數(shù)字信號MULTIBIT DATA轉(zhuǎn)換為數(shù)字信號ONE BIT DATA。在產(chǎn)生信號ONE BIT DATA期間，∑-δ調(diào)制器16產(chǎn)生了噪聲，例如量化噪聲，在輸出信號OUTPUT中它出現(xiàn)在大約等于信號SAMPLING CLOCK的頻率的一半的頻率上。
時(shí)鐘控制電路18遵照信號ONE BIT DATA來使時(shí)鐘發(fā)生器19使能或不使能以衰減信號OUTPUT中的噪聲。當(dāng)信號ONE BIT DATA在信號SAMPLING CLOCK的2個(gè)連續(xù)時(shí)鐘周期期間在2個(gè)邏輯電平之間變更時(shí)，信號CONTROL處于一個(gè)邏輯高電壓。這樣，時(shí)鐘發(fā)生器19的輸出端被不使能，一個(gè)邏輯低電平被從時(shí)鐘發(fā)生器19的輸出端發(fā)送到DAC 17的時(shí)鐘輸入端。當(dāng)信號ONE BIT DATA在信號SAMPLING CLOCK的2個(gè)連續(xù)時(shí)鐘周期期間維持在相同的邏輯電平時(shí)，信號CONTROL處于一個(gè)邏輯低電平。因此，時(shí)鐘發(fā)生器19的輸出端被使能，一個(gè)時(shí)鐘信號被從時(shí)鐘發(fā)生器19的輸出端發(fā)送到DAC17的時(shí)鐘輸入端。
DAC 17的開關(guān)35-38在操作期間被連續(xù)切換。當(dāng)信號CONTROL處于一個(gè)邏輯低電壓，即當(dāng)一個(gè)時(shí)鐘信號被從時(shí)鐘發(fā)生器19發(fā)送到DAC 17時(shí)，開關(guān)31，32，33和34被切換。進(jìn)一步，控制開關(guān)31-34的控制信號(未示出)的2個(gè)相位由信號ONE BIT DATA確定。
數(shù)據(jù)轉(zhuǎn)換器10的操作參考圖3被進(jìn)一步描述。圖3是示意數(shù)據(jù)轉(zhuǎn)換器10(圖1)的信號的時(shí)序圖。為了明晰起見，數(shù)據(jù)轉(zhuǎn)換器10的所有信號未在圖3的時(shí)序圖中示出。信號ONE BIT DATA是具有或者是邏輯0(在圖3中標(biāo)記為0)或邏輯1(在圖3中標(biāo)記為1)的一個(gè)邏輯值的單比特?cái)?shù)字信號。信號OUTPUT是一個(gè)三態(tài)信號，即具有在圖3中標(biāo)記為+REF，0和-REF的3個(gè)電平的信號。信號SAMPLING CLOCK具有頻率Fs。
DAC 17通過處理信號ONE BIT DATA和CLOCK來產(chǎn)生信號OUTPUT。當(dāng)信號ONE BIT DATA在信號SAMPLING CLOCK的2個(gè)連續(xù)時(shí)鐘周期中處于邏輯高電壓時(shí)，信號OUTPUT處于電平+REF，并且當(dāng)信號ONE BIT DATA在2個(gè)連續(xù)時(shí)鐘周期中處于邏輯低電壓時(shí)，信號OUTPUT處于電平-REF。當(dāng)信號ONE BIT DATA在信號SAMPLING CLOCK的2個(gè)連續(xù)時(shí)鐘周期之間在一個(gè)邏輯高電壓和一個(gè)邏輯低電壓之間變更時(shí)，信號OUTPUT處于電平0。
時(shí)鐘控制電路18處理信號ONE BIT DATA并產(chǎn)生信號CONTROL來控制由時(shí)鐘發(fā)生器19發(fā)送到DAC 17的信號CLOCK。當(dāng)它在信號SAMPLING CLOCK的2個(gè)連續(xù)時(shí)鐘周期期間在邏輯0和邏輯1之間變更時(shí)，在信號ONE BIT DATA中出現(xiàn)高頻量化噪聲。遵照本發(fā)明，當(dāng)信號ONE BIT DATA在信號SAMPLING CLOCK的2個(gè)連續(xù)時(shí)鐘周期期間在邏輯0和邏輯1之間變更時(shí)，時(shí)鐘控制電路18通過停止提供給DAC 17的時(shí)鐘信號來停止在DAC 17中的數(shù)字到模擬轉(zhuǎn)換過程。換言之，由DAC 17執(zhí)行的數(shù)字到模擬轉(zhuǎn)換過程是通過阻止從時(shí)鐘發(fā)生器19到DAC 17的時(shí)鐘信號的發(fā)送來不使能。這衰減了信號OUTPUT中在大約等于Fs/2頻率處的能量，從而衰減了信號OUTPUT中在Fs/2處的量化噪聲。當(dāng)信號ONE BIT DATA在信號SAMPLING CLOCK的2個(gè)連續(xù)時(shí)鐘周期中維持在相同的邏輯電平時(shí)，DAC 17的數(shù)字到模擬處理被使能。換言之，由DAC 17執(zhí)行的數(shù)字到模擬轉(zhuǎn)換過程是通過使能從時(shí)鐘發(fā)生器19到DAC 17的發(fā)送來被使能的。這樣，一個(gè)時(shí)鐘信號被發(fā)送到DAC 17的時(shí)鐘輸入端，一個(gè)或多個(gè)脈沖被從時(shí)鐘發(fā)生器19發(fā)送到DAC 17。
參考圖1和3，在時(shí)間T0和T1之間，信號ONE BIT DATA在Fs/2頻率上在一個(gè)邏輯0和一個(gè)邏輯1之間變更并且信號CONTROL處于一個(gè)邏輯高電壓。當(dāng)信號CONTROL處于一個(gè)邏輯高電壓時(shí)，時(shí)鐘發(fā)生器19的輸出端被不使能，信號CLOCK處于一個(gè)邏輯低電壓。信號OUTPUT在時(shí)間T0和T1之間處于電平0。
在時(shí)間T1和T2之間，信號ONE BIT DATA在信號SAMPLINGCLOCK的2個(gè)連續(xù)時(shí)鐘周期中是一個(gè)邏輯1并且信號CONTROL從一個(gè)邏輯高電壓躍遷到一個(gè)邏輯低電壓，從而使得時(shí)鐘發(fā)生器19的輸出端使能。換言之，提供給DAC 17的時(shí)鐘信號被使能。由于信號ONEBIT DATA在信號SAMPLING CLOCK的2個(gè)連續(xù)時(shí)鐘周期中是一個(gè)邏輯1，信號OUTPUT從電平0躍遷到電平+REF。
在時(shí)間T2和T3之間，信號ONE BIT DATA在信號SAMPLINGCLOCK的連續(xù)時(shí)鐘周期期間，在邏輯0和邏輯1之間變更，并且信號CONTROL處于一個(gè)邏輯高電壓。當(dāng)信號CONTROL處于一個(gè)邏輯高電壓時(shí)，時(shí)鐘發(fā)生器19的輸出端被不使能，信號CLOCK處于一個(gè)邏輯低電壓。換言之，提供給DAC 17的時(shí)鐘信號被停止。由于信號ONE BIT DATA在信號SAMPLING CLOCK的連續(xù)周期內(nèi)在邏輯0和邏輯1之間變更，信號OUTPUT處于電平0。
在時(shí)間T3和T4之間，信號ONE BIT DATA在信號SAMPLINGCLOCK的2個(gè)連續(xù)周期中處于邏輯0，并且信號CONTROL從一個(gè)邏輯高電壓躍遷為一個(gè)邏輯低電壓，從而使時(shí)鐘發(fā)生器19的輸出端使能。信號OUTPUT從電平0躍遷為電平-REF。
在時(shí)間T4和T5之間，信號ONE BIT DATA在信號SAMPLINGCLOCK的2個(gè)連續(xù)周期中處于邏輯1。信號CONTROL從一個(gè)邏輯高電壓躍遷為邏輯低電壓。信號OUTPUT從電平0躍遷為電平+REF。
圖4是在數(shù)據(jù)轉(zhuǎn)換器10(圖1)的輸出信號中出現(xiàn)的噪聲的頻域圖形。水平軸代表頻率，垂直軸代表以分貝(dB)表示的信號OUTPUT的幅度。如在圖4中示出的，在信號OUTPUT中出現(xiàn)的噪聲在為信號SAMPLING CLOCK的頻率的一半Fs/2處具有陷波特性。換言之，圖1的數(shù)據(jù)轉(zhuǎn)換器10在Fs/2處提供一個(gè)sin(x)/(x)的頻響。陷波特性是如前面描述的遵照信號ONE BIT DATA阻止提供給DAC 17的時(shí)鐘信號的結(jié)果。通過衰減在Fs/2處的信號OUTPUT，數(shù)據(jù)轉(zhuǎn)換器10衰減了信號OUTPUT中出現(xiàn)在約等于Fs/2的頻率上的噪聲，從而增加了數(shù)據(jù)轉(zhuǎn)換器10的信噪比(SNR)。
至此應(yīng)該理解，已提供了一個(gè)數(shù)據(jù)轉(zhuǎn)換器電路和一種用于衰減在輸出信號中由數(shù)據(jù)轉(zhuǎn)換器產(chǎn)生的噪聲的方法。本發(fā)明的優(yōu)點(diǎn)是它運(yùn)用一個(gè)簡單的時(shí)鐘控制電路和單比特DAC用于衰減在輸出信號中的噪聲。簡單的時(shí)鐘控制電路允許使用單比特DAC用于濾除Fs/2附近的圖像噪聲而不增加DAC的字長。此外，本發(fā)明提供了一個(gè)數(shù)據(jù)轉(zhuǎn)換器電路和一種通過阻止數(shù)據(jù)轉(zhuǎn)換器電路的DAC的時(shí)鐘來產(chǎn)生一個(gè)三態(tài)信號(trinary signal)的方法。
權(quán)利要求
1.一種用于把數(shù)字信號轉(zhuǎn)換為模擬信號的電路(10)，其特征在于包括具有一個(gè)相連用于接收數(shù)字信號的數(shù)據(jù)輸入端和一個(gè)用于響應(yīng)時(shí)鐘信號提供從數(shù)字信號轉(zhuǎn)換成的模擬信號的輸出端的轉(zhuǎn)換器(17)；具有一個(gè)用于提供時(shí)鐘信號到轉(zhuǎn)換器(17)的時(shí)鐘輸入端的輸出端的時(shí)鐘發(fā)生器(19)；和具有一個(gè)相連用于接收數(shù)字信號的輸入端和一個(gè)連到時(shí)鐘發(fā)生器(19)的輸入端用于使到轉(zhuǎn)換器(17)的時(shí)鐘信號使能的輸出端的控制電路(18)。
2.權(quán)利要求1的電路，其特征在于包括由具有一個(gè)用于接收第二數(shù)字信號的輸入端和一個(gè)連到控制電路的輸入端并進(jìn)一步連到轉(zhuǎn)換器(17)的數(shù)據(jù)輸入端的輸出端的∑-δ調(diào)制器(16)。
3.權(quán)利要求1的電路，其中轉(zhuǎn)換器(17)是一個(gè)單比特?cái)?shù)字到模擬轉(zhuǎn)換器(DAC)。
4.權(quán)利要求1的電路，其中轉(zhuǎn)換器(17)包括具有一個(gè)相連用于接收數(shù)字信號的輸入端和一個(gè)相連用于提供模擬信號的輸出端的開關(guān)電容電路。
5.權(quán)利要求1的電路，其中控制電路(18)包含具有一個(gè)相連用于接收數(shù)字信號的第一輸入端和一個(gè)連到時(shí)鐘發(fā)生器(19)的輸入端的輸出端的邏輯門(22)；和具有一個(gè)相連用于接收數(shù)字信號的第一輸入端和一個(gè)連到邏輯門(22)的第二輸入端的輸出端的存貯器單元(21)。
6.一種用于衰減在把數(shù)字信號轉(zhuǎn)換為模擬信號的數(shù)據(jù)轉(zhuǎn)換器(10)的輸出信號中的噪聲的方法，其特征在于包括以下步驟衰減輸出信號中在一個(gè)預(yù)定頻率處的能量，其中衰減的步驟包含步驟，當(dāng)數(shù)字信號在數(shù)據(jù)轉(zhuǎn)換器(10)的抽樣時(shí)鐘的2個(gè)連續(xù)周期期間在第一和第二邏輯電平之間變更時(shí)，使得數(shù)據(jù)轉(zhuǎn)換器(10)的數(shù)字到模擬的轉(zhuǎn)換處理不使能，和當(dāng)數(shù)字信號在抽樣時(shí)鐘的2個(gè)連續(xù)周期內(nèi)維持在第一邏輯電平時(shí)，使能數(shù)字到模擬的轉(zhuǎn)換處理。
7.權(quán)利要求6的方法，其中不使能數(shù)字到模擬的轉(zhuǎn)換處理的步驟包括當(dāng)數(shù)字信號在抽樣時(shí)鐘的2個(gè)連續(xù)周期內(nèi)在第一邏輯電平和第二邏輯電平之間變更時(shí)，不使能數(shù)據(jù)轉(zhuǎn)換器(10)的時(shí)鐘發(fā)生器(19)。
8.權(quán)利要求6的方法，其中使能數(shù)字到模擬的轉(zhuǎn)換處理的步驟包括當(dāng)數(shù)字信號在抽樣時(shí)鐘的2個(gè)連續(xù)周期內(nèi)維持在第一邏輯電平時(shí)，使能數(shù)據(jù)轉(zhuǎn)換器(10)的時(shí)鐘發(fā)生器(19)。
9.一種用于產(chǎn)生三態(tài)信號(OUTPUT)的方法，其特征在于包括以下步驟用時(shí)鐘信號(CLOCK)把數(shù)字信號(ONE BIT DATA)轉(zhuǎn)換為三態(tài)信號(OUTPUT)的步驟包括步驟，當(dāng)數(shù)字信號(ONE BIT DATA)在抽樣時(shí)鐘(SAMPLING CLOCK)的2個(gè)連續(xù)周期期間在第一邏輯電平和第二邏輯電平之間變更時(shí)不使能時(shí)鐘信號(CLOCK)，和當(dāng)數(shù)字信號(ONE BIT DATA)在抽樣時(shí)鐘(SAMPLING CLOCK)的2個(gè)連續(xù)周期內(nèi)維持在第一邏輯電平時(shí)使能時(shí)鐘信號(CLOCK)。
10.權(quán)利要求9的方法，其中運(yùn)用時(shí)鐘信號(CLOCK)把數(shù)字信號(ONE BIT DATA)轉(zhuǎn)換為三態(tài)信號(OUTPUT)的步驟包括步驟當(dāng)數(shù)字信號(ONE BIT DATA)處于第一邏輯電平和時(shí)鐘信號被使能時(shí)，三態(tài)信號(OUTPUT)從第二電平躍遷到第一電平；和當(dāng)數(shù)字信號(ONE BIT DATA)處于第二邏輯電平和時(shí)鐘信號(CLOCK)被使能時(shí)，三態(tài)信號(OUTPUT)從第二電平躍遷到第三電平。
全文摘要
數(shù)據(jù)轉(zhuǎn)換器(10)和一種用于衰減在由數(shù)據(jù)轉(zhuǎn)換器(10)產(chǎn)生的輸出信號中的噪聲的方法。數(shù)據(jù)轉(zhuǎn)換器(10)包括一個(gè)Σ－δ調(diào)制器(16),一個(gè)數(shù)字到模擬轉(zhuǎn)換器(17),一個(gè)連到數(shù)字到模擬轉(zhuǎn)換器(17)的時(shí)鐘發(fā)生器(19)和一個(gè)連到時(shí)鐘發(fā)生器(19)的時(shí)鐘控制電路(18)。時(shí)鐘控制電路(18)根據(jù)單比特?cái)?shù)字信號來使時(shí)鐘發(fā)生器(19)使能或不使能以引起在輸出信號中的用于衰減輸出信號中的噪聲的一種陷波特性。
文檔編號H03M1/08GK1269641SQ00103740
公開日2000年10月11日 申請日期2000年3月7日 優(yōu)先權(quán)日1999年3月8日
發(fā)明者約瑟夫·Y·陳, 戴維·亞蒂姆, 加瀨清(音譯), 鮑爾·阿斯特拉詹 申請人:摩托羅拉公司