專利名稱：隔離凈化式穩(wěn)壓集成電路的制作方法
技術領域：
本發(fā)明涉及一種穩(wěn)壓集成電路。
現(xiàn)有穩(wěn)壓集成電路在工作時，電流一般是連續(xù)通過其中的，缺乏將外界干擾信號完全隔離的措施，因此，其抗干擾能力不夠強。
本發(fā)明的目的是提供一種隔離凈化式穩(wěn)壓集成電路，具有極強的抗干擾能力。
本發(fā)明的技術方案是一種隔離凈化式穩(wěn)壓集成電路，包括K1、K2、K3和K4四個門控開關、F1、F2、F3和F4四個電壓檢測電路，還包括第一級電容C1和C2、第二級電容C3及中央處理器CPU；所述門控開關K1、K3和檢測電路F1的輸入端并聯(lián)于M點接本發(fā)明電路的輸入；所述門控開關K2、檢測電路F2的輸入端及電容C1的一極并聯(lián)于O點接所述門控開關K1的輸出端，電容C1的另一極接地；所述門控開關K4、檢測電路F3的輸入端及電容C2的一極并聯(lián)于P點接所述門控開關K3的輸出端，電容C2的另一極接地；所述門控開關K2及K4的輸出端并聯(lián)于N點接電感L2的輸入端；所述電感L2的輸出端、檢測電路F4的信號輸入端與所述第二級電容C3的一極并聯(lián)于H點接本發(fā)明電路的輸出，電容C3的另一極接地；所述門控開關K1、K2、K3、K4和檢測電路F1、F2、F3、F4均與所述中央處理器CPU相聯(lián)接并受其控制。
如上所述的本發(fā)明集成電路，輸入電流先流入第一級電容C1和C2儲存起來進行隔離凈化，然后再進入第二級電容C3進行濾波輸出，輸出的便是無外界干擾的直流電。本發(fā)明電路用作直流電源電路時，可省去變壓器，還可用作優(yōu)良的退耦電路。
下面結合附圖對本發(fā)明進一步詳細說明。


圖1為本發(fā)明電路方框圖。
如圖1所示，本發(fā)明電路的工作過程如下外電流經(jīng)全波整流后，流經(jīng)L1，到達M點，然后分為兩路，第一路電流經(jīng)K1、K2到達N點，第二路電流流經(jīng)K3、K4到達N點，兩路電流依次經(jīng)L2至輸出。
第一路電流的詳細工作過程如下K2先關閉，隨后K1打開，此時C1開始充電，即C1進入充電期，待F2檢測到C1的電壓到達一定的電位時，K1關閉，C1的充電期結束。此時K1、K2都處于關閉狀態(tài)，故C1與外界被完全隔絕孤立起來，C1儲存的電荷不會存在任何外來干擾信號，即C1此時相當于一個純凈無干擾的電源，此階段是C1的凈化期。待經(jīng)過一短暫的凈化期后，K2打開，此時C1向C3放電，即C1進入放電期，怠經(jīng)過一定的放電時間后，K2關閉，隨后K1打開，此時C1又回到充電期。這便是C1的充放電過程，也即第一路電流的工作過程。
第二路電流的詳細工作過程如下K4先關閉，隨后K3打開，此時C2開始充電，即C2進入充電期，怠F3檢測到C2的電壓到達一定的電位時，K3關閉，C2的充電期結束。此時K3、K4都處于關閉狀態(tài)，故C2與外界被完全隔絕孤立起來，C2儲存的電荷不會存在任何外來干擾信號，即C2此時相當于一個純凈無干擾的電源，此階段是C2的凈化期。待經(jīng)過一短暫的凈化期后，K4打開，此時C2向C3放電，即C2進入放電期，待經(jīng)過一定的放電時間后，K4關閉，隨后K3打開，此時C2又回到充電期。這便是C2的充放電過程，也即第二路電流的工作過程。
兩路電流交替流經(jīng)C3進行濾波輸出。
H端輸出電壓的額定值由C1、C2的放電維持。 H端電位的變化與K2、K4的開放時間成正比，若K2、K4的開放時間偏長，則輸出的電壓偏高，反之，則偏低。C1、C2在放電期放電時，可采取不連續(xù)、間斷的形式放電，如設C1、C2的放電期為m秒，那么可由n個放電時間為s秒的放電過程實現(xiàn)。C1、C2的電壓峰值應比H端要求輸出的電壓高，如A、B端輸入的是交流220V，輸出的電壓要求是5V，則C1、C2被充電時達到的電壓峰值可選取10V。F4的作用是用來檢測輸出的電壓是否是額定值，若輸出的電壓有偏差，則將偏差信號反饋回CPU，CPU重新修正K2、K4的開放時間。L1、L2是為了使充電時電流較平穩(wěn)，同時L2起到阻隔K2、K4自身產(chǎn)生的高頻諧波的作用，L1、L2也可用電阻代替。F1是考慮到K1和K3的發(fā)熱而設置的，如果K1、K3只在外電源波谷到來時開或關，則可減少K1、K3的發(fā)熱量；F1是用來檢測波谷的信號，如果不考慮K1、K3的發(fā)熱，則可省去F1。
權利要求
1.一種隔離凈化式穩(wěn)壓集成電路，包括K1、K2、K3和K4四個門控開關、F1、F2、F3和F4四個電壓檢測電路，還包括第一級電容C1和C2、第二級電容C3及中央處理器CPU；所述門控開關K1、K3和檢測電路F1的輸入端并聯(lián)于M點接本發(fā)明電路的輸入；所述門控開關K2、檢測電路F2的輸入端及電容C1的一極并聯(lián)于O點接所述門控開關K1的輸出端，電容C1的另一極接地；所述門控開關K4、檢測電路F3的輸入端及電容C2的一極并聯(lián)于P點接所述門控開關K3的輸出端，電容C2的另一極接地；所述門控開關K2及K4的輸出端并聯(lián)于N點接電感L2的輸入端；所述電感L2的輸出端、檢測電路F4的信號輸入端與所述第二級電容C3的一極并聯(lián)于H點接本發(fā)明電路的輸出，電容C3的另一極接地；所述門控開關K1、K2、K3、K4和檢測電路F1、F2、F3、F4均與所述中央處理器CPU相聯(lián)接并受其控制。
2.如權利要求1所述的隔離凈化式穩(wěn)壓集成電路，其特征在于所述的電感L2可用電阻代替。
全文摘要
一種隔離凈化式穩(wěn)壓集成電路，包括K1、K2、K3和K4四個門控開關、F1、F2、F3和F4四個電壓檢測電路，還包括第一級電容C1和C2、第二級電容C3及中央處理器CPU；所述門控開關K1、K2、K3、K4和檢測電路F1、F2、F3、F4均與所述中央處理器CPU相聯(lián)接并受其控制。這種集成電路，具有極強的抗干擾能力，可用作直流電源電路時，還可用作優(yōu)良的退耦電路。
文檔編號H02M7/00GK1115515SQ9510262
公開日1996年1月24日 申請日期1995年3月16日 優(yōu)先權日1995年3月16日
發(fā)明者董路橋 申請人:董路橋