本發(fā)明涉及Buck型數(shù)字DC/DC開關(guān)變換器，尤其涉及一種減小DC/DC變換器ADC量化效應(yīng)造成非線性的補(bǔ)償方法，該補(bǔ)償方法能有效降低模數(shù)轉(zhuǎn)換器(ADC)量化誤差對(duì)系統(tǒng)穩(wěn)定性的影響。
背景技術(shù)：
：數(shù)字控制技術(shù)在開關(guān)電源中的應(yīng)用日益廣泛。相對(duì)于傳統(tǒng)的模擬控制方式，它具有可編程，受參數(shù)變化影響較小，減少了外部無源元件的數(shù)量以及易于實(shí)現(xiàn)各類先進(jìn)的控制、保護(hù)算法等優(yōu)勢(shì)。盡管如此，數(shù)字控制技術(shù)也會(huì)帶來一些問題。一方面，數(shù)字控制回路中的采樣保持環(huán)節(jié)會(huì)增加相位滯后，降低系統(tǒng)的穩(wěn)定性。另一方面，其中的量化器，即模數(shù)轉(zhuǎn)換器(ADC)和數(shù)字脈沖寬度調(diào)制器(DPWM)會(huì)引入量化誤差，導(dǎo)致系統(tǒng)產(chǎn)生極限環(huán)振蕩。由于數(shù)字控制技術(shù)的研究和應(yīng)用起步較晚，對(duì)于數(shù)字控制DC-DC變換器中的非線性現(xiàn)象研究相對(duì)較少，這導(dǎo)致目前的數(shù)字補(bǔ)償器往往忽略了ADC量化效應(yīng)。但是，隨著FPGA和DSP的不斷發(fā)展，高分辨率的DPWM越來越容易實(shí)現(xiàn)，這使得ADC量化效應(yīng)進(jìn)一步顯著。因此，考慮數(shù)字控制DC-DC變換器，這種ADC量化效應(yīng)在進(jìn)行模數(shù)轉(zhuǎn)換后會(huì)給系統(tǒng)造成較大的影響。通常的數(shù)字補(bǔ)償器同模擬控制中使用的補(bǔ)償器一樣，主要致力于提高系統(tǒng)相位裕度，保證系統(tǒng)的穩(wěn)定性，而忽視了ADC量化效應(yīng)給系統(tǒng)造成的非線性。技術(shù)實(shí)現(xiàn)要素：本發(fā)明公開了一種減小DC/DC變換器ADC量化效應(yīng)造成非線性的補(bǔ)償方法，通過建立系統(tǒng)z域模型，得出保證系統(tǒng)穩(wěn)定的積分補(bǔ)償器積分增益Ki的參數(shù)邊界，從而能夠設(shè)計(jì)一款減小ADC量化效應(yīng)問題的數(shù)字補(bǔ)償器，克服了常規(guī)數(shù)字補(bǔ)償器在ADC量化方面的局限和不足，保證了系統(tǒng)在ADC量化效應(yīng)存在的前提下仍能有良好的穩(wěn)定性。本發(fā)明的技術(shù)方案如下：一種減小DC/DC變換器ADC量化效應(yīng)造成非線性的補(bǔ)償方法，其特征在于：基于包括Buck型DC/DC變換器主拓?fù)洹⒉蓸颖３帜K、ADC模塊、數(shù)字補(bǔ)償器、數(shù)字脈沖寬度調(diào)制模塊和驅(qū)動(dòng)模塊構(gòu)成的閉環(huán)系統(tǒng)，采樣保持模塊在每個(gè)開關(guān)周期的開始時(shí)刻采樣輸出電壓Vo與參考電壓Vref的誤差信號(hào)，并將此采樣值保持到開關(guān)周期結(jié)束，當(dāng)輸出電壓Vo與參考電壓Vref存在差值時(shí)，此誤差信號(hào)經(jīng)過采樣保持、AD轉(zhuǎn)換以及數(shù)字補(bǔ)償器模塊后得到脈沖寬度調(diào)制模塊的調(diào)制波信號(hào)，再經(jīng)由驅(qū)動(dòng)模塊輸出占空比信號(hào)，通過占空比信號(hào)改變主拓?fù)溟_關(guān)管S1和S2的導(dǎo)通與截止時(shí)間，最終使輸出電壓Vo與參考電壓Vref保持一致；上述系統(tǒng)中的數(shù)字補(bǔ)償器就是為了保證系統(tǒng)不出現(xiàn)Hopf分岔，即閉環(huán)特征根在z平面單位圓內(nèi)，同時(shí)無極限環(huán)振蕩，該數(shù)字補(bǔ)償器采用數(shù)字積分補(bǔ)償器，由FPGA實(shí)現(xiàn)，通過Verilog編寫數(shù)字補(bǔ)償器的算法，其中Verilog代碼包括頂層top模塊、數(shù)字積分補(bǔ)償算法模塊，頂層top模塊的作用是整合底層的數(shù)字積分模塊，使FPGA實(shí)現(xiàn)代碼描述的數(shù)學(xué)算法，數(shù)字積分算法模塊則通過Verilog語言描述了需要表達(dá)的數(shù)學(xué)函數(shù)，為在FPGA中通過編程的方法實(shí)現(xiàn)數(shù)字積分控制程序，數(shù)字積分控制器的算法通過差分方程來實(shí)現(xiàn)，數(shù)字積分補(bǔ)償器算法的數(shù)學(xué)表達(dá)式如下：u(k)＝u(k-1)+KiTe(k)(1)其中u(k)和u(k-1)分別表示第k次和第k-1次迭代所得數(shù)字積分補(bǔ)償器輸出值，e(k)為第k次迭代時(shí)系統(tǒng)輸出值與參考值的誤差量，T為采樣保持時(shí)間，Ki為數(shù)字積分補(bǔ)償器的增益系數(shù)；增益系數(shù)Ki與系統(tǒng)的特征根緊密相關(guān)，隨著Ki增大，系統(tǒng)的一對(duì)共軛復(fù)根的模逐漸增大，其軌跡逐漸向單位圓外移動(dòng)，當(dāng)Ki繼續(xù)增大時(shí)，閉環(huán)特征根穿越單位圓，表明系統(tǒng)由穩(wěn)定變?yōu)榱瞬环€(wěn)定，將數(shù)字補(bǔ)償器的積分增益Ki控制在一定范圍內(nèi)，即可保證數(shù)字補(bǔ)償器能良好地減小ADC量化誤差對(duì)系統(tǒng)造成的影響；通過建立系統(tǒng)閉環(huán)模型及特征根的分析求得Ki的范圍后，按遞推公式(1)編寫Verilog程序并燒錄至FPGA中，即能夠?qū)崿F(xiàn)數(shù)字積分補(bǔ)償器的設(shè)計(jì)；遞推公式(1)的推導(dǎo)過程如下：(1)根據(jù)數(shù)字積分器的定義知，積分控制器的輸出量也即控制量u(t)與輸入量e(t)的積分成正比，即u(t)=Ki∫0te(t)dt---(2)]]>(2)令u(t)＝u(k),e(t)＝e(k),當(dāng)采樣頻率足夠高時(shí)，可以近似認(rèn)為：∫0te(t)dt≈TΣi=0ke(i)---(3)]]>(3)結(jié)合式(2)和式(3)得，當(dāng)t＝kT時(shí)有u(k)=KiTΣi=0ke(i)---(4)]]>(4)則當(dāng)t＝(k-1)T時(shí)有u(k-1)=KiTΣi=0k-1e(i)---(5)]]>(5)則后向差分方程，即由式(4)減去式(5)可得u(k)＝u(k-1)+KiTe(k)(6)式(6)即為編寫數(shù)字積分控制器程序的遞推關(guān)系式，按遞推公式(6)編寫Verilog程序即能夠?qū)崿F(xiàn)數(shù)字積分補(bǔ)償器的設(shè)計(jì)，式(6)中T為采樣時(shí)間，為已知量，Ki為數(shù)字積分補(bǔ)償器的積分增益，通過z域建模的方法求解Ki的取值范圍即能夠完成遞推公式(6)的設(shè)計(jì)，從而實(shí)現(xiàn)數(shù)字積分器的代碼設(shè)計(jì)；求解Ki的過程如下：首先，建立閉環(huán)系統(tǒng)的模型，閉環(huán)系統(tǒng)包括Gvd(s)，Gc(z)以及采樣保持模塊ZOH(S)，其中Gvd(s)表示輸出電壓-占空比的s域傳遞函數(shù)，也就是DC-DC變換器的主拓?fù)淠Ｐ?，Gc(z)代表數(shù)字補(bǔ)償器的z域傳遞函數(shù)；假設(shè)主拓?fù)潆姼屑半姼械募纳娮璺謩e為L(zhǎng)和RL，電容以及電容的寄生電阻分別為C和RC，輸入電壓為Vin，負(fù)載電阻R，采樣周期為T，DC-DC變換器閉環(huán)系統(tǒng)的模型建立包括如下步驟：(1)首先建立數(shù)字補(bǔ)償器的z域模型，已知數(shù)字積分補(bǔ)償器的s域模型如下：Gc(s)=Kis---(7)]]>設(shè)采樣周期為T，對(duì)積分環(huán)節(jié)使用向后差分法在離散域進(jìn)行Z變換，有可以得到數(shù)字積分控制器在Z域的傳遞函數(shù)為：Gc(z)=Kizz-1---(8)]]>(2)Buck型DC/DC變換器主拓?fù)鋝域傳遞函數(shù)Gvd(s)的建立，對(duì)于工作在CCM模式下的Buck變換器，通過舍去分母中小項(xiàng)的乘積化簡(jiǎn)，得：Gvd(s)=Vin1+sCRCs2LC(1+RCR)+s(LR+CRL+CRC+CRLRCR)+1+RLR=Vin1LC+sRCLs2+s(1RC+RL+RCL)+1LC---(9)]]>(3)在Gvd(s)的基礎(chǔ)上考慮一個(gè)串聯(lián)的ZOH(S)模塊，ZOH(S)s域的模型表示如下：ZOH(s)=1-e-sTs---(10)]]>同時(shí)假設(shè)采樣周期等于開關(guān)周期T，得Gvd(s)與采樣保持(ZOH)串聯(lián)后的傳遞函數(shù)G(z)G(z)=Z{1-e-sTs*Gvd(s)}=Vin(1-z-1)Z{As(s+a)+Bs(s+b)}---(11)]]>其中，b=12[1RC+RL+RCL-1R2C2+(RL+RC)2L2+2(RL+RC)RLC-4LC],A=CRCa-1LC(a-b),]]>B=1-CRCbLC(a-nb).]]>將式(11)中大括號(hào)內(nèi)的部分進(jìn)行部分分式展開并求z變換，得G(z)=N1z+N0z2+D1z+D0---(12)]]>其中D1＝-(e-aT+e-bT)，D0＝e-(a+b)To(4)接下來考慮量化器的量化效應(yīng)對(duì)系統(tǒng)造成的非線性現(xiàn)象，其中量化器包括模數(shù)轉(zhuǎn)換器(ADC)和數(shù)字脈沖寬度調(diào)制器(DPWM)，隨著FPGA和DSP的不斷發(fā)展，高分辨率的DPWM越來越容易實(shí)現(xiàn)使得DPWM的量化效應(yīng)大大減小，這使得ADC量化效應(yīng)進(jìn)一步顯著。因此，考慮數(shù)字控制DC-DC變換器，這種ADC量化效應(yīng)在進(jìn)行模數(shù)轉(zhuǎn)換后會(huì)給系統(tǒng)造成較大的影響，故主要考慮量化器中的ADC量化器部分。若只考慮量化器中的ADC量化器部分。利用描述函數(shù)法，根據(jù)量化器的最大動(dòng)態(tài)增益，即最壞情況，推導(dǎo)出包含量化器量化效應(yīng)的穩(wěn)定參數(shù)邊界，從而設(shè)計(jì)出能有效降低數(shù)模轉(zhuǎn)換器ADC的量化效應(yīng)對(duì)系統(tǒng)穩(wěn)定性的影響的數(shù)字補(bǔ)償器；通過描述函數(shù)法考慮ADC的量化效應(yīng)，描述函數(shù)法的分析步驟如下：首先假設(shè)ADC量化器的輸入信號(hào)近似為一幅度為a的正弦信號(hào)x(t)＝asin(ωt)(13)經(jīng)過量化后的輸出信號(hào)y(t)可以通過傅里葉展開為y(t)=k=Σk=1∞aksin(kωt)---(14)]]>則ADC量化器所對(duì)應(yīng)的描述函數(shù)可以表示為N(a)=a1a---(15)]]>公式(15)的描述函數(shù)在輸出電壓趨于穩(wěn)定的過程中對(duì)系統(tǒng)的影響如下，隨著誤差逐漸減小，當(dāng)誤差信號(hào)幅度與量化器的分辨率相近時(shí)，量化器的動(dòng)態(tài)增益不可忽略，最壞情況下，N(a)＝4/π，一個(gè)較小的誤差輸入量化器經(jīng)過量化后會(huì)被放大，經(jīng)過后續(xù)環(huán)節(jié)調(diào)整，誤差被減小，而后又被量化放大，如此循環(huán)往復(fù)，系統(tǒng)產(chǎn)生了極限環(huán)振蕩，考慮最壞情況下的AD轉(zhuǎn)換器量化誤差，在系統(tǒng)模型中加入ADC的量化效應(yīng)，將ADC等效為一個(gè)增益為4/π的增益模塊，并結(jié)合式(13)和式(12)建立閉環(huán)系統(tǒng)的z域模型，GCL(z)=4πGC(z)·G(z)1+4πGC(z)·G(z)=KiN1z2+KiN0zz3+m1z2+m2z-π4D0---(16)]]>其中，由上述建立的數(shù)字控制的Buck型DC/DC變換器閉環(huán)系統(tǒng)的數(shù)學(xué)模型，推導(dǎo)出變換器閉環(huán)系統(tǒng)在z域的等效模型，通過對(duì)z域模型參數(shù)的分析確定ADC量化誤差帶來的影響，并以此計(jì)算數(shù)字積分補(bǔ)償器積分增益系數(shù)Ki的范圍，分析步驟如下：(1)由系統(tǒng)傳遞函數(shù)可以寫出系統(tǒng)的特征方程，為A(z)=z3+m1z2+m2z-π4D0---(17)]]>(2)對(duì)于離散系統(tǒng)，要保證穩(wěn)定，其閉環(huán)特征根必須均位于z平面單位圓內(nèi)，為了保證系統(tǒng)穩(wěn)定，需要滿足如下4個(gè)條件：A(1)＝Ki(N1+N0)＞0、A(-1)＝Ki(N1-N0)+2D1-2D0-2＜0、1＞|D0|、1-D02＞|m2+D0m1|(3)結(jié)合上述四個(gè)條件，用Ki表示積分補(bǔ)償器的積分增益系數(shù)，則可以求得系統(tǒng)穩(wěn)定的積分補(bǔ)償器參數(shù)范圍，為0<Ki<min{(2π4)D0-D1+1N1-N0,(π4)21-D02-D0D1+D1N0+D0N1}---(18)]]>由公式(18)能夠設(shè)計(jì)參數(shù)并確定數(shù)字補(bǔ)償器Ki的范圍：取Vin＝5V，R＝1.8Ω，L＝4.7μH，C＝10μF，RL＝200mΩ，RC＝100mΩ代入計(jì)算可以求出系統(tǒng)未發(fā)生Hopf分岔，即閉環(huán)特征根在z平面單位圓內(nèi)，同時(shí)無極限環(huán)振蕩時(shí)的積分增益系數(shù)Ki的范圍，隨著Ki增大，系統(tǒng)的一對(duì)共軛復(fù)根的模逐漸增大，其軌跡逐漸向單位圓外移動(dòng)，當(dāng)Ki繼續(xù)增大時(shí)，閉環(huán)特征根穿越單位圓，表明系統(tǒng)由穩(wěn)定變?yōu)榱瞬环€(wěn)定，將數(shù)字補(bǔ)償器的積分增益Ki控制在公式(18)所示的范圍內(nèi)，即能保證數(shù)字補(bǔ)償器能良好地減小ADC量化誤差對(duì)系統(tǒng)造成的影響。本發(fā)明的優(yōu)點(diǎn)及有益成果：1)本發(fā)明通過建立DC/DC變換器z域模型，分析不同Buck拓?fù)浣Y(jié)構(gòu)參數(shù)的條件下系統(tǒng)穩(wěn)定條件數(shù)字補(bǔ)償器的參數(shù)范圍，優(yōu)化由于ADC量化效應(yīng)帶來的非線性現(xiàn)象；2)本發(fā)明提出的數(shù)字補(bǔ)償器設(shè)計(jì)方案，不需要增加其他額外的元器件，也不用檢測(cè)除了輸出電壓以外的任何信號(hào)，因此，它減少了算法的復(fù)雜度，也大大降低了系統(tǒng)電路的成本；3)本發(fā)明總體性能優(yōu)越，且具有可擴(kuò)展性和可移植性，可以與其他的控制方法結(jié)合應(yīng)用，進(jìn)一步提高變換器的性能；4)本發(fā)明采用數(shù)字控制的方式實(shí)現(xiàn)，相對(duì)于模擬控制，避免了器件老化和環(huán)境變化等因素的影響，具有可靠性好、結(jié)構(gòu)靈活、設(shè)計(jì)簡(jiǎn)單和集成度高等特點(diǎn)。附圖說明圖1是本發(fā)明數(shù)字控制DC/DC變換器的結(jié)構(gòu)框圖；圖2是本發(fā)明數(shù)字控制Buck變換器系統(tǒng)模型；圖3是本發(fā)明量化器的描述函數(shù)圖；圖4是本發(fā)明包含量化效應(yīng)的數(shù)字控制Buck變換器系統(tǒng)模型；圖5是數(shù)字補(bǔ)償器時(shí)域模型；圖6是本發(fā)明數(shù)字控制器Buck變換器Simulink模型；圖7是數(shù)字控制器編程流程；圖8是本發(fā)明Ki＝0.021時(shí)輸出電壓波形a)與局部放大圖b)；圖9是本發(fā)明Ki＝0.027時(shí)輸出電壓波形a)與局部放大圖b)；圖10是本發(fā)明Ki＝0.028時(shí)輸出電壓波形a)與局部放大圖b)；圖11是本發(fā)明Ki＝0.021時(shí)輸出電壓波形測(cè)試圖；圖12是本發(fā)明Ki＝0.027時(shí)輸出電壓波形測(cè)試圖；圖13是本發(fā)明Ki＝0.028時(shí)輸出電壓波形測(cè)試圖。具體實(shí)施方式本發(fā)明采用數(shù)字積分補(bǔ)償器作為DC/DC變換器的補(bǔ)償器，數(shù)字積分補(bǔ)償器為一數(shù)學(xué)表達(dá)式u(k)＝u(k-1)+KiTe(k)，其中u(k)和u(k-1)分別表示第k次和第k-1次迭代所得數(shù)字積分補(bǔ)償器輸出值，e(k)為第k次迭代時(shí)系統(tǒng)輸出值與參考值的誤差量。該數(shù)字積分補(bǔ)償器作用于DC/DC變換器系統(tǒng)中，設(shè)有Buck型DC/DC變換器的主拓?fù)洹⒉蓸颖３帜K、A/D轉(zhuǎn)換模塊、數(shù)字補(bǔ)償器、數(shù)字脈沖寬度調(diào)制模塊和驅(qū)動(dòng)模塊，系統(tǒng)各模塊結(jié)構(gòu)如圖1所示。系統(tǒng)各模塊工作方式如下：采樣保持模塊的作用是在每個(gè)開關(guān)周期的開始時(shí)刻采樣誤差信號(hào)，并將此采樣值保持到開關(guān)周期結(jié)束。因此，當(dāng)輸出電壓Vo與參考電壓Vref存在差值時(shí)，此誤差信號(hào)經(jīng)過采樣保持、AD轉(zhuǎn)換以及數(shù)字補(bǔ)償環(huán)節(jié)后得到DPWM的調(diào)制波信號(hào)，再經(jīng)由DPWM輸出占空比信號(hào)，通過改變開關(guān)S1和S2的導(dǎo)通與截止時(shí)間，理想條件下，輸出電壓Vo與參考電壓Vref保持一致。輸出電壓Vo趨于穩(wěn)定過程中的狀態(tài)如下，隨著控制回路不斷調(diào)整，輸出電壓與參考電壓間的差值將不斷減小，當(dāng)開始誤差較大時(shí)，量化器的增益趨于1，基本可以忽略。但是隨著誤差逐漸減小，當(dāng)誤差信號(hào)幅度與量化器的分辨率相近時(shí)，量化器的動(dòng)態(tài)增益不可忽略，一個(gè)較小的誤差輸入量化器經(jīng)過量化后會(huì)被放大，經(jīng)過后續(xù)環(huán)節(jié)調(diào)整，誤差被減小，而后又被量化放大，如此循環(huán)往復(fù)，系統(tǒng)產(chǎn)生了極限環(huán)振蕩，為設(shè)計(jì)一個(gè)穩(wěn)定且能有效減小量化誤差效應(yīng)的數(shù)字補(bǔ)償器，有如下具體設(shè)計(jì)方法；本發(fā)明采用數(shù)字積分補(bǔ)償器作為DC/DC變換器的補(bǔ)償器，該數(shù)字補(bǔ)償器的結(jié)構(gòu)如圖5所示。數(shù)字補(bǔ)償器由FPGA實(shí)現(xiàn)，通過Verilog編寫數(shù)字補(bǔ)償器的算法，其中Verilog代碼主要包括頂層top模塊、數(shù)字積分補(bǔ)償算法模塊。其中頂層top模塊的作用是整合底層的數(shù)字積分模塊，使FPGA實(shí)現(xiàn)代碼描述的數(shù)學(xué)算法。其中數(shù)字積分補(bǔ)償器算法的數(shù)學(xué)表達(dá)式如下：u(k)＝u(k-1)+KiTe(k)(19)其中u(k)和u(k-1)分別表示第k次和第k-1次迭代所得數(shù)字積分補(bǔ)償器輸出值，e(k)為第k次迭代時(shí)系統(tǒng)輸出值與參考值的誤差量，T為采樣保持時(shí)間，Ki為數(shù)字積分補(bǔ)償器的增益系數(shù)。增益系數(shù)Ki與系統(tǒng)的特征根緊密相關(guān)，隨著Ki增大，系統(tǒng)的一對(duì)共軛復(fù)根的模逐漸增大，其軌跡逐漸向單位圓外移動(dòng)。當(dāng)Ki繼續(xù)增大時(shí)，閉環(huán)特征根穿越單位圓，表明系統(tǒng)由穩(wěn)定變?yōu)榱瞬环€(wěn)定。由上述分析知，可將數(shù)字補(bǔ)償器的積分增益Ki控制在一定范圍內(nèi)，即可保證數(shù)字補(bǔ)償器能良好地減小ADC量化誤差對(duì)系統(tǒng)造成的影響。通過建立系統(tǒng)閉環(huán)模型及特征根的分析求得Ki的范圍后，按遞推公式(1)編寫Verilog程序并燒錄至FPGA中即可實(shí)現(xiàn)數(shù)字積分補(bǔ)償器的設(shè)計(jì)。數(shù)字補(bǔ)償器設(shè)計(jì)：為在FPGA中通過編程的方法實(shí)現(xiàn)數(shù)字積分控制程序，數(shù)字積分控制器的算法往往通過差分方程來實(shí)現(xiàn)，差分方程的推導(dǎo)過程如下：(1)積分控制器的輸出量也即控制量u(t)與輸入量也即誤差量積分成正比，即u(t)=Ki∫0te(t)dt---(20)]]>(2)令u(t)＝u(k),e(t)＝e(k),當(dāng)采樣頻率足夠高時(shí)，可以近似認(rèn)為：∫0te(t)dt≈TΣi=0ke(i)---(21)]]>(3)結(jié)合式(1)和式(2)得，當(dāng)t＝kT時(shí)有u(k)=KiTΣi=0ke(i)---(22)]]>(4)則當(dāng)t＝(k-1)T時(shí)有u(k-1)=KiTΣi=0k-1e(i)---(23)]]>(5)則后向差分方程，即由式(3)減去式(4)可得u(k)＝u(k-1)+KiTe(k)(24)式(6)即為編寫數(shù)字積分控制器程序的遞推關(guān)系式，按遞推公式(6)編寫Verilog程序即可實(shí)現(xiàn)數(shù)字積分補(bǔ)償器的設(shè)計(jì)。式(6)中T為采樣時(shí)間，為已知量。通過z域建模的方法求解Ki的取值范圍即可完成遞推公式(6)的設(shè)計(jì)，求解Ki的過程如下，首先建立數(shù)字補(bǔ)償器的z域模型，已知數(shù)字積分補(bǔ)償器的s域模型如下：Gc(s)=Kis---(25)]]>設(shè)采樣周期為T，對(duì)積分環(huán)節(jié)使用向后差分法在離散域進(jìn)行Z變換，有可以得到數(shù)字積分控制器在Z域的傳遞函數(shù)為：Gc(z)=Kizz-1---(26)]]>接下來建立閉環(huán)系統(tǒng)的模型，閉環(huán)系統(tǒng)包括Gvd(s)，Gc(z)以及采樣保持模塊ZOH(S)。其中Gvd(s)表示輸出電壓-占空比的s域傳遞函數(shù)，也就是DC-DC變換器的主拓?fù)淠Ｐ?，Gc(z)代表數(shù)字補(bǔ)償器的z域傳遞函數(shù)。假設(shè)電感及電感的寄生電阻分別為L(zhǎng)和RL，電容以及電容的寄生電阻分別為C和RC，輸入電壓為Vin，負(fù)載電阻R，采樣周期為T。DC-DC變換器閉環(huán)系統(tǒng)的模型建立包括如下幾個(gè)步驟。(1)Buck型DC/DC變換器主拓?fù)鋝域傳遞函數(shù)Gvd(s)的建立，對(duì)于工作在CCM模式下的Buck變換器，通過舍去分母中小項(xiàng)的乘積化簡(jiǎn)，可得：Gvd(s)=Vin1+sCRCs2LC(1+RCR)+s(LR+CRL+CRC+CRLRCR)+1+RLR=Vin1LC+sRCLs2+s(1RC+RL+RCL)+1LC---(27)]]>(2)在Gvd(s)的基礎(chǔ)上考慮一個(gè)串聯(lián)的ZOH(S)模塊，ZOH(S)表示如下：ZOH(s)=1-e-sTs---(28)]]>同時(shí)假設(shè)采樣周期等于開關(guān)周期T，可得Gvd(s)與采樣保持(ZOH)串聯(lián)后的傳遞函數(shù)G(z)G(z)=Z{1-e-sTs*Gvd(s)}=Vin(1-z-1)Z{As(s+a)+Bs(s+b)}---(29)]]>其中，b=12[1RC+RL+RCL-1R2C2+(RL+RC)2L2+2(RL+RC)RLC-4LC],A=CRCa-1LC(a-b),]]>B=1-CRCbLC(a-nb).]]>將(11)式中大括號(hào)內(nèi)的部分進(jìn)行部分分式展開并求z變換，可得G(z)=N1z+N0z2+D1z+D0---(30)]]>其中D1＝-(e-aT+e-bT)，D0＝e-(a+b)T。(3)采用數(shù)字積分補(bǔ)償器作為本發(fā)明的數(shù)字補(bǔ)償器，其中數(shù)字積分補(bǔ)償器的z域傳遞函數(shù)Gc(z)如公式(8)所示，可以寫作GC(z)=Kizz-1---(31)]]>(4)忽略ADC的量化效應(yīng)，結(jié)合式(10)和式(11)可以得到DC-DC變換器閉環(huán)系統(tǒng)的z域模型，系統(tǒng)的閉環(huán)z域小信號(hào)傳遞函數(shù)為GCL(z)=GC(z)·G(z)1+GC(z)·G(z)=KiN1z2++KiN0zz3+m1z2+m2z-D0---(32)]]>其中，m1＝KiN1+D1-1，m2＝KiN0+D0-D1。由上述建立的數(shù)字控制的Buck型DC/DC變換器閉環(huán)系統(tǒng)的數(shù)學(xué)模型，推導(dǎo)出變換器閉環(huán)系統(tǒng)在z域的等效模型，通過對(duì)z域模型參數(shù)的分析確定ADC量化誤差帶來的影響，并以此計(jì)算數(shù)字積分補(bǔ)償器Ki的范圍。具體分析步驟如下：(1)由系統(tǒng)傳遞函數(shù)可以寫出系統(tǒng)的特征方程，為A(z)＝z3+m1z2+m2z-D0(33)(2)對(duì)于離散系統(tǒng)，要保證穩(wěn)定，其閉環(huán)特征根必須均位于z平面單位圓內(nèi)。為了保證系統(tǒng)穩(wěn)定，需要滿足如下4個(gè)條件：A(1)＝Ki(N1+N0)＞0、A(-1)＝Ki(N1-N0)+2D1-2D0-2＜0、1＞|D0|、1-D02＞|m2+D0m1|(3)結(jié)合上述四個(gè)條件，用Ki表示積分補(bǔ)償器參數(shù)，則可以求得系統(tǒng)穩(wěn)定的積分補(bǔ)償器參數(shù)范圍，為0<Ki<min{2D0-D1+1N1-N0,1-D02-D0D1+D1N0+D0N1}---(34)]]>接下來考慮量化效應(yīng)與極限環(huán)振蕩，以往的研究表明，即使系統(tǒng)滿足公式(14)所示的穩(wěn)定條件，由于量化器所引入的量化誤差，系統(tǒng)仍可能發(fā)生極限環(huán)振蕩。描述函數(shù)法是研究非線性系統(tǒng)所常用的一種近似方法，這種方法簡(jiǎn)便而直觀，對(duì)于在實(shí)際應(yīng)用中指導(dǎo)設(shè)計(jì)具有較好的效果。描述函數(shù)法的分析步驟如下(1)首先假設(shè)量化器的輸入信號(hào)近似為一幅度為a的正弦信號(hào)x(t)＝asin(ωt)(35)(2)經(jīng)過量化后的輸出信號(hào)y(t)可以通過傅里葉展開為y(t)=k=Σk=1∞aksin(kωt)---(36)]]>(3)則量化器所對(duì)應(yīng)的描述函數(shù)可以表示為N(a)=a1a---(37)]]>(4)公式(17)的描述函數(shù)在輸出電壓趨于穩(wěn)定的過程中對(duì)系統(tǒng)的影響如下，隨著誤差逐漸減小，當(dāng)誤差信號(hào)幅度與量化器的分辨率相近時(shí)，量化器的動(dòng)態(tài)增益不可忽略，最壞情況下，N(a)＝4/π。一個(gè)較小的誤差輸入量化器經(jīng)過量化后會(huì)被放大，經(jīng)過后續(xù)環(huán)節(jié)調(diào)整，誤差被減小，而后又被量化放大，如此循環(huán)往復(fù)，系統(tǒng)產(chǎn)生了極限環(huán)振蕩?？紤]最壞情況下的AD轉(zhuǎn)換器量化誤差，在系統(tǒng)模型中加入ADC的量化效應(yīng)，將ADC等效為一個(gè)增益為4/π的增益模塊，重新建立系統(tǒng)的z域模型，通過朱利判據(jù)重新求得數(shù)字補(bǔ)償器的參數(shù)條件：0<Ki<min{(2π4)D0-D1+1N1-N0,(π4)21-D02-D0D1+D1N0+D0N1}---(38)]]>由公式(20)可設(shè)計(jì)參數(shù)并確定數(shù)字補(bǔ)償器Ki的范圍：取Vin＝5V，R＝1.8Ω，L＝4.7μH，C＝10μF，RL＝200mΩ，RC＝100mΩ代入計(jì)算可以求出系統(tǒng)未發(fā)生Hopf分岔(即閉環(huán)特征根在z平面單位圓內(nèi))以及無極限環(huán)振蕩時(shí)的積分增益系數(shù)Ki，隨著Ki增大，系統(tǒng)的一對(duì)共軛復(fù)根的模逐漸增大，其軌跡逐漸向單位圓外移動(dòng)。當(dāng)Ki繼續(xù)增大時(shí)，閉環(huán)特征根穿越單位圓，表明系統(tǒng)由穩(wěn)定變?yōu)榱瞬环€(wěn)定。由上述分析知，可將數(shù)字補(bǔ)償器的積分增益Ki控制在公式(20)所示的范圍內(nèi)，即可保證數(shù)字補(bǔ)償器能良好地減小ADC量化誤差對(duì)系統(tǒng)造成的影響?；谏鲜龇治鐾ㄟ^一個(gè)具體實(shí)例驗(yàn)證本發(fā)明的可行性，具體實(shí)施實(shí)例是一個(gè)Buck型DC/DC變換器，系統(tǒng)整體框架如圖6所示，其中Buck型主拓?fù)潆娐钒逵奢斎攵藶V波的電解電容和貼片電容、構(gòu)成輸出端低通濾波器的貼片電容和貼片電感、貼片型集成功率MOS管μPA2791GR以及驅(qū)動(dòng)芯片UCC27524組成。μPA2791GR芯片內(nèi)部集成了一個(gè)PMOS開關(guān)管和一個(gè)NMOS開關(guān)管，具有柵極電荷低、內(nèi)置保護(hù)電荷、導(dǎo)通電阻低等性能。UCC27524芯片是一款驅(qū)動(dòng)芯片，用于增大占空比高低電平的電壓，減小系統(tǒng)的開關(guān)損耗，能夠同時(shí)驅(qū)動(dòng)兩個(gè)獨(dú)立MOS管的柵極，抗噪聲性能較好，還具有低的傳播延時(shí)、快速的上升和下降時(shí)間等特點(diǎn)。它的單一供電范圍為4.5～18V，輸出電壓范圍是-0.3～VDD+0.3V。為保證無極限環(huán)振蕩的ADC與DPWM分辨率的匹配條件，選取8-bit的DPWM和6-bit的ADC，DPWM與ADC模塊分別如下所述。ADC電路板根據(jù)AD9280芯片資料指導(dǎo)手冊(cè)設(shè)計(jì)而成，主要包括電源和輸入電路、濾波電路、晶振電路、AD9280芯片以及數(shù)據(jù)輸出電路。AD9280芯片是一款8位CMOS工藝做成的ADC芯片，在最大采樣速率32MSPS下能確保零誤碼率，輸入電壓在+2.7～+5.5V之間，且電源電壓為3V時(shí)系統(tǒng)的功耗僅有95mW。另外，AD9280芯片在-40℃～+85℃之間正常工作，具有多種工作模式，是一款具有較高性能的ADC芯片。在實(shí)際的測(cè)試過程中，ADC測(cè)試板的性能較好，一直都能保證零誤碼率。本設(shè)計(jì)中的DPWM采用計(jì)數(shù)器+延遲線模式，計(jì)數(shù)器模塊主要是將DPWM的輸入信號(hào)的高5位dn[7:3]與加1計(jì)數(shù)器的結(jié)果進(jìn)行比較，一旦計(jì)數(shù)器的結(jié)果剛好等于dn[7:3]，則將高電平信號(hào)“1”傳到延遲線模塊。延遲線模塊是由7個(gè)順序連接的D觸發(fā)器、8選1的數(shù)據(jù)選擇器和輸出控制模塊組成，7個(gè)D觸發(fā)器主要用于接收計(jì)數(shù)器輸出的信號(hào)并一級(jí)級(jí)順序傳輸，每級(jí)由觸發(fā)時(shí)鐘實(shí)現(xiàn)固定的延時(shí)；8選1的數(shù)據(jù)選擇器是由DPWM的輸入信號(hào)的低3位dn[7:3]來控制具體輸出哪一級(jí)D觸發(fā)器的輸出信號(hào)，輸出控制模塊主要是根據(jù)算法來控制占空比信號(hào)的輸出。總的來說，計(jì)數(shù)器模塊相當(dāng)于一個(gè)粗轉(zhuǎn)化器，延遲線模塊相當(dāng)于一個(gè)細(xì)轉(zhuǎn)化器。在本實(shí)例中，數(shù)字補(bǔ)償器由FPGA實(shí)現(xiàn)。通過Verilog編寫數(shù)字補(bǔ)償器的算法，其中Verilog代碼主要包括頂層top模塊、PLL模塊、數(shù)字補(bǔ)償算法模塊、軟啟動(dòng)Soft_start模塊以及DPWM模塊，具體系統(tǒng)框圖如圖4所示。其中PLL模塊是通過直接實(shí)例化FPGA中的鎖相環(huán)實(shí)現(xiàn)的，主要為電路提供兩個(gè)同源頻率分別為32MHz和256MHz的時(shí)鐘信號(hào)clk_32和clk_256；Soft_start模塊是由Verilog代碼實(shí)現(xiàn)的，主要是在電路啟動(dòng)階段緩慢提高參考信號(hào)Vref，避免輸出電壓在啟動(dòng)階段產(chǎn)生過大的超調(diào)量；為實(shí)現(xiàn)本發(fā)明所提出的減小DC/DC變換器數(shù)模轉(zhuǎn)換器量化效應(yīng)造成的非線性的數(shù)字補(bǔ)償器，在Verilog代碼中設(shè)置積分增益Ki滿足式(20)所示范圍。Ki＝0.021時(shí)，應(yīng)用圖6所示模塊做計(jì)算仿真結(jié)果如圖8所示，利用上述實(shí)例測(cè)試輸出波形則如圖11，同時(shí)，結(jié)合仿真與實(shí)測(cè)結(jié)果可見當(dāng)積分增益Ki較小即使考慮最大量化增益的情形下系統(tǒng)仍能穩(wěn)定時(shí)，輸出電壓穩(wěn)定無LCO。為驗(yàn)證所提方法的正確性，分別比較Ki＝0.027和Ki＝0.028時(shí)的數(shù)字補(bǔ)償器的性能，實(shí)驗(yàn)證實(shí)如下；Ki＝0.027，應(yīng)用圖6所示模塊做計(jì)算仿真結(jié)果如圖9所示，利用上述實(shí)例測(cè)試輸出波形則如圖12所同時(shí)，可見當(dāng)積分系數(shù)Ki較大時(shí)，由于受系統(tǒng)中兩個(gè)非線性量化器的動(dòng)態(tài)量化增益影響，可能產(chǎn)生極限環(huán)振蕩。此時(shí)的輸出電壓極限環(huán)形式類似于一個(gè)正弦波，且輸出電壓峰峰值增大了160mV(這是由非線性量化誤差引起的輸出電壓平均值波動(dòng))。極限環(huán)振蕩周期約為30μs，即30個(gè)開關(guān)周期。Ki＝0.028為補(bǔ)償參數(shù)進(jìn)行測(cè)試，應(yīng)用圖6所示模塊做計(jì)算仿真結(jié)果如圖10所示，利用上述實(shí)例測(cè)試輸出波形則如圖13所示。同時(shí)，可見當(dāng)積分增益Ki很大時(shí)，系統(tǒng)將失去穩(wěn)定性。此時(shí)的輸出電壓峰峰值達(dá)到了2.41V，振蕩周期約為40μs且輸出電壓均值無法穩(wěn)定在參考電壓1.8V附近。系統(tǒng)的不穩(wěn)定將嚴(yán)重影響輸出電壓的品質(zhì)。本實(shí)例達(dá)到了以下效果：開關(guān)頻率：1MHz，輸入電壓：3.6～5V，輸出電壓：1.8V輸出電流：1A電壓穩(wěn)定，無極限環(huán)現(xiàn)象。當(dāng)前第1頁1 2 3