專利名稱：一種控制36個(gè)功率單元的核心控制板的制作方法
技術(shù)領(lǐng)域：
本發(fā)明設(shè)計(jì)的是一種變流器的核心控制板方案，具體設(shè)計(jì)的是一種可以控制不大于36個(gè)功率單元所構(gòu)成的變流器的核心控制板。
背景技術(shù)：
級(jí)聯(lián)型變流器在不大于35kV高壓系統(tǒng)中得到了廣泛的應(yīng)用，如級(jí)聯(lián)型靜止無功發(fā)生器SVG，級(jí)聯(lián)型高壓變頻器，級(jí)聯(lián)型同相供電電源變流器等。但是，目前控制這類變流器的核心控制電路方案存在以下缺點(diǎn)
I、一般由多個(gè)板卡構(gòu)成的插卡式結(jié)構(gòu)，接插件多，結(jié)構(gòu)復(fù)雜，可靠性較低；2、一般采用總線式電路結(jié)構(gòu)，板卡與板卡之間線路較長(zhǎng)，總線之間不僅易受到串?dāng)_，也容易受:外界擾動(dòng)；3、板卡與板卡相鄰，板卡與板卡元之間易產(chǎn)生的相互干擾；4、板卡封閉在機(jī)箱內(nèi)，散熱性能較差；5、對(duì)板卡上的信號(hào)難于檢測(cè)和測(cè)量，必需制做和使用專門設(shè)計(jì)的輔助部件進(jìn)行測(cè)量，給生產(chǎn)檢測(cè)增加了難度；6、板卡式控制電路，一般只能針對(duì)某一個(gè)具體的級(jí)聯(lián)型變流器，如要么是針對(duì)級(jí)聯(lián)型靜止無功發(fā)生器SVG的控制電路，要么是針對(duì)級(jí)聯(lián)型高壓變頻器的控制電路，要么是針對(duì)級(jí)聯(lián)型同相供電電源變流器的控制電路，而不能通用于上述各個(gè)類型變流器。

發(fā)明內(nèi)容
本發(fā)明設(shè)計(jì)的是一種變流器的核心控制電路，這種電路可控制不大于由36個(gè)H橋功率單元構(gòu)成的級(jí)聯(lián)型變流器。此類級(jí)聯(lián)型變流器主要可廣泛應(yīng)用于級(jí)聯(lián)靜止型無功發(fā)生器、級(jí)聯(lián)型高壓變頻器、級(jí)聯(lián)型同相供電電源變流器等設(shè)備上。本發(fā)明是這樣實(shí)現(xiàn)的一種控制36個(gè)功率單元的核心控制板，主要是由通用的現(xiàn)場(chǎng)可編程門陣列FPGA芯片、3片通用數(shù)字信號(hào)處理DSP芯片，其中I片用于核心控制算法的DSPl，其外部存儲(chǔ)器RAMl ;可選的用于輔助計(jì)算的DSP2，其外部存儲(chǔ)器RAM2 ;用于本電路與外界協(xié)調(diào)控制的DSP3，其外部存儲(chǔ)器RAM3、通用復(fù)雜可編程邏輯器件CPLD芯片、通用運(yùn)算放大器Al A18、通用的電源芯片ICl IC4、通用的檢測(cè)溫度濕度芯片IC5、用于保存參數(shù)的通用芯片EEPR0M、脈沖寬度調(diào)制PWM 口、輸入輸出IO 口組成的，其特征是在器件布局上若以PWM 口為上方，那么PWM 口的下方是FPGA，F(xiàn)PGA的下方是DSP1，DSPl的下方是DSP3，DSP3的下方是IO 口，DSPl的右方是DSP2，DSP2的上方是RAM2，DSPl的左上方是RAM1，DSP3的左方是CPLD，CPLD的上方是RAM3，DSP3的背部是EEPROM, FPGA的左方是ICl、IC2、IC3、IC4,RAM1和RAM3之間的左側(cè)是IC5，DSP2的下方是運(yùn)算放大器Al A18，IO 口在最下方；在電路原理上PWM 口與FPGA電信號(hào)連接，RAMl與DSPl電信號(hào)連接，RAM2與DSP2電信號(hào)連接，RAMl、DSPI、RAM2、DSP2分別與FPGA電信號(hào)連接，RAM3與DSP3電信號(hào)連接，DSP3分別與DSPl和DSP2電信號(hào)連接，CPLD分別與DSPU DSP2、DSP3、RAM3、IO 口電信號(hào)連接，通用運(yùn)算放大器Al A18分別與DSP1、DSP2、DSP3、IO 口電信號(hào)連接，通用電源芯片ICl IC4與IO 口電信號(hào)連接，并為各器件提供不同電壓的電源，通用芯片IC5與DSP3、EEPR0M、IO 口電信號(hào)連接。本發(fā)明還具有以下技術(shù)特征I、所述的FPGA采用的芯片是EP3C16240C8N型。2、所述的DSP1、DSP2、DSP3采用TI公司的TMS320x28x系列器件。3、所述的CPLD采用的芯片是EPM1270T144C5型。本電路運(yùn)行穩(wěn)定、使用范圍廣泛。


圖I是本發(fā)明的元器件布局排列2是本發(fā)明的電氣原理方框圖
具體實(shí)施例方式下面結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明作進(jìn)一步的詳細(xì)說明如圖I所示，一種控制36個(gè)功率單元的核心控制板，主要是由用于產(chǎn)生36個(gè)H橋功率單元控制脈沖信號(hào)和接收功率單元狀態(tài)信號(hào)的通用現(xiàn)場(chǎng)可編程門陣列FPGA芯片、3片通用數(shù)字信號(hào)處理DSP芯片，其中I片用于核心控制算法的DSP1，其外部存儲(chǔ)器RAMl ;可選的用于輔助計(jì)算的DSP2，其外部存儲(chǔ)器RAM2 ;用于本電路與外界協(xié)調(diào)控制的DSP3，其外部存儲(chǔ)器RAM3、用于連接本電路與外界之間的開關(guān)量輸入、輸出及通訊聯(lián)絡(luò)的通用復(fù)雜可編程邏輯器件CPLD芯片、用于接收模擬信號(hào)的通用運(yùn)算放大器Al A18、用于為各個(gè)芯片供電的通用電源芯片ICl IC4、用于檢測(cè)本電路環(huán)境溫度濕度的通用芯片IC5、用于保存參數(shù)的芯片EEPROM等組成的。I、電源實(shí)現(xiàn)方式如圖2所示，本發(fā)明通用電源芯片ICl IC4通過其IO 口向內(nèi)部提供+5V數(shù)字電源以及±5V模擬電源，+5V數(shù)字電源經(jīng)IC1、IC2、IC3、IC4構(gòu)成電源電路穩(wěn)壓輸出I. 2V、
I.9V、2. 5V、3. 3V 電壓，為 FPGA、DSP1 DSP3、CPLD、RAMl RAM3 等電路提供電源，±5V 模擬電源直接送給運(yùn)算放大器Al A18。2、IO 口信號(hào)如圖2所示，本發(fā)明的IO 口信號(hào)主要包括1路轉(zhuǎn)速編碼器信號(hào)ENCODER，有3根信號(hào)、16路開關(guān)量輸入信號(hào)I [16]、10路開關(guān)量輸出信號(hào)0[10]、2路異步串行信號(hào)SCI-1，有收、發(fā)各I根信號(hào)和SCI-2，有收、發(fā)各I根信號(hào)、I路CANbus總線，有收、發(fā)各I根信號(hào)，以上信號(hào)均連接至CPLD且可重新再定義；還有I路I2C總線，有時(shí)鐘、數(shù)據(jù)各I根信號(hào)，直接連至DSP3、EEPROM和IC5，18路模擬量輸入信號(hào)Ain [18]連至運(yùn)算放大器Al A18。3、PWM 口信號(hào)如圖2所示，本發(fā)明的PWM 口信號(hào)主要有36路發(fā)送信號(hào)TX[36]，36路接收信號(hào)RX [36]，均連至FPGA芯片。4、CPLD與DSPl相連的信號(hào)如圖2所示，本發(fā)明的CPLD與DSPl相連的信號(hào)主要有1路CANbus總線ICANbus信號(hào)，有收、發(fā)各I根信號(hào)、I路編碼器捕獲信號(hào)1EQEP，有3根信號(hào)，I路異步串行信號(hào)ISCI，有收、發(fā)各I根信號(hào)。5、CPLD與DSP2相連的信號(hào)如圖2所示，本發(fā)明的CPLD與DSP2相連的信號(hào)主要有1路CANbus總線2CANbus信號(hào)，有收、發(fā)各I根信號(hào)、I路異步串行信號(hào)2SCI，有收、發(fā)各I根信號(hào)。6、CPLD與DSP3相連的信號(hào)如圖2所示，本發(fā)明的CPLD與DSP3相連的信號(hào)主要有2路CANbus總線3CANbus信號(hào)，有收、發(fā)各I根信號(hào)和4CANbus信號(hào)有收、發(fā)各I根信號(hào)、2路異步串行信號(hào)3SCI，有 收、發(fā)各I根信號(hào)和4SCI，有收、發(fā)各I根信號(hào)、16根數(shù)據(jù)總線3Data[15:0]、19根地址總線 3Addr[18:0]、4 根控制總線 3Ctrl[4]。3Data[15:0]、3Addr [18:0]和 3Ctrl [4]也連接至存儲(chǔ)器RAM3。7、FPGA與DSPl相連的信號(hào)如圖2所示，本發(fā)明的FPGA與DSPl相連的信號(hào)主要有6根PWM信號(hào)1PWM[6]、1根故障捕獲信號(hào)1TZ、16根數(shù)據(jù)總線lData[15:0]、8根地址總線IAddr [7:0]、4根控制總線ICtrl [4] ο IData [15:0] UAddr [7:0]和 ICtrl [4]也連接至存儲(chǔ)器 RAMl。8、FPGA與DSP2相連的信號(hào)如圖2所示，本發(fā)明的FPGA與DSP2相連的信號(hào)主要有6根PWM信號(hào)2PWM[6]、1根故障捕獲信號(hào)2TZ、16根數(shù)據(jù)總線2Data[15:0]、8根地址總線2Addr[7:0]、4根控制總線2Ctrl [4] ο 2Data[15:0]、2Addr[7:0]和 2Ctrl [4]也連接至存儲(chǔ)器 RAM2。9、DSPl與DSP2、DSP3之間通訊方式如圖2所示，本發(fā)明的DSPl與DSP2、DSP3之間通訊方式主要有同步串行通訊SPI，直接實(shí)現(xiàn)DSPl與DSP2、DSP3之間的快速通訊；通過1SCI、2SCI、3SCI信號(hào)和CPLD內(nèi)部處理實(shí)現(xiàn)DSPl與DSP2、DSP3之間的異步串行通信SCI通訊；通過ICANbus、2CANbus、3CANbus信號(hào)和CPLD內(nèi)部處理實(shí)現(xiàn)DSPl與DSP2、DSP3之間的控制器局域網(wǎng)總線CANbus通訊。DSPl與DSP2之間亦可以通過IData[15:0] UAddr [7:0]和ICtrl [4]總線及2Data[15:0]、2Addr [7:0]和2Ctrl [4]總線和FPGA內(nèi)部處理實(shí)現(xiàn)DSPl與DSP2之間的并行通訊。10、DSPl與DSP2、DSP3接收的模擬量信號(hào)如圖2所示，本發(fā)明的DSPl與DSP2、DSP3接收的模擬量信號(hào)分別為16路IAD [16]、16路2AD [16]、16路3AD [16]，均連接至運(yùn)算放大器Al A18的輸出，Al A18的輸入連接至IO 口，可接收本電路外部的模擬量信號(hào)。
權(quán)利要求
1.一種控制36個(gè)功率單元的核心控制板，主要是由通用的現(xiàn)場(chǎng)可編程門陣列FPGA芯片、3片通用數(shù)字信號(hào)處理DSP芯片，其中I片用于核心控制算法的DSP1，其外部存儲(chǔ)器RAMl ;可選的用于輔助計(jì)算的DSP2，其外部存儲(chǔ)器RAM2 ;用于本電路與外界協(xié)調(diào)控制的DSP3，其外部存儲(chǔ)器RAM3、通用復(fù)雜可編程邏輯器件CPLD芯片、通用運(yùn)算放大器Al A18、通用的電源芯片ICl IC4、通用的檢測(cè)溫度濕度芯片IC5、用于保存參數(shù)的通用芯片EEPROM、脈沖寬度調(diào)制PWM 口、輸入輸出IO 口組成的，其特征是在器件布局上若以PWM 口為上方，那么PWM 口的下方是FPGA，F(xiàn)PGA的下方是DSPl，DSPl的下方是DSP3，DSP3的下方是IO 口，DSPl的右方是DSP2，DSP2的上方是RAM2，DSPl的左上方是RAMl，DSP3的左方是CPLD, CPLD 的上方是 RAM3，DSP3 的背部是 EEPROM, FPGA 的左方是 ICl、IC2、IC3、IC4, RAMl和RAM3之間的左側(cè)是IC5，DSP2的下方是運(yùn)算放大器Al A18，IO 口在最下方；在電路原理上PWM 口與FPGA電信號(hào)連接，RAMl與DSPl電信號(hào)連接，RAM2與DSP2電信號(hào)連接，RAMl、DSP1、RAM2、DSP2分別與FPGA電信號(hào)連接，RAM3與DSP3電信號(hào)連接，DSP3分別與DSPl和DSP2電信號(hào)連接，CPLD分別與DSPl、DSP2、DSP3、RAM3、IO 口電信號(hào)連接，通用運(yùn)算放大器Al A18分別與DSP1、DSP2、DSP3、I0 口電信號(hào)連接，通用電源芯片ICl IC4與IO 口電信號(hào)連接，并為各器件提供不同電壓的電源，通用芯片IC5與DSP3、EEPR0M、I0 口電信號(hào)連接。
2.根據(jù)權(quán)利要求I所述的一種控制36個(gè)功率單元的核心控制板，其特征在于所述的FPGA采用的芯片是EP3C16240C8N型。
3.根據(jù)權(quán)利要求I所述的一種控制36個(gè)功率單元的核心控制板，其特征在于所述的DSP1、DSP2、DSP3采用TI公司的TMS320x28x系列器件。
4.根據(jù)權(quán)利要求I所述的一種控制36個(gè)功率單元的核心控制板，其特征在于所述的CPLD采用的芯片是EPM1270T144C5型。
全文摘要
本發(fā)明設(shè)計(jì)的是一種變流器的核心控制板方案，可控制不大于由36個(gè)H橋功率單元構(gòu)成的級(jí)聯(lián)型變流器，主要用于級(jí)聯(lián)靜止型無功發(fā)生器、級(jí)聯(lián)型高壓變頻器、級(jí)聯(lián)型同相供電電源變流器等。本發(fā)明方案主要包括用于產(chǎn)生36個(gè)H橋功率單元控制脈沖信號(hào)和接收功率單元狀態(tài)信號(hào)的FPGA芯片，用于核心控制算法的DSP芯片，用于同外界連接的開關(guān)量輸入、輸出及通訊聯(lián)絡(luò)的CPLD芯片，用于接收模擬信號(hào)的運(yùn)算放大器A1～A18，用于為各個(gè)芯片供電的電源芯片IC1～I(xiàn)C4，用于檢測(cè)本電路環(huán)境溫度濕度的芯片IC5，用于保存參數(shù)的芯片EEPROM等。本電路運(yùn)行穩(wěn)定、使用范圍廣泛。
文檔編號(hào)H02M1/088GK102969876SQ20121050606
公開日2013年3月13日 申請(qǐng)日期2012年12月1日 優(yōu)先權(quán)日2012年12月1日
發(fā)明者孫敬華, 陳晨, 何建華, 王瑞艦, 肖心凱 申請(qǐng)人:哈爾濱九洲電氣股份有限公司