專利名稱：基于dsp與fpga芯片的動態(tài)電壓恢復器控制系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電力系統(tǒng)與電力電子技術(shù)中的動態(tài)電壓恢復器(DynamicVoItage Restorer, DVR)控制系統(tǒng)，特別是涉及一種基于DSP (Digital SignalProcessing,數(shù)字信號處理芯片)及FPGA(Field Programmable Gate Array，現(xiàn)場可編程門陣列)芯片的動態(tài)電壓恢復器控制系統(tǒng)。
背景技術(shù)：
在所有電能質(zhì)量擾動(電壓變動、諧波、暫態(tài)、三相不對稱等)中，電壓跌落占有很大的比例，已經(jīng)成為影響電力負荷安全運行最突出的問題之。電壓跌落主要是輸配供電線路的短路故障造成的，很難從根本上避免。在高新技術(shù)產(chǎn)業(yè)中，不少設(shè)備對電壓變動相當敏感，如集成電路生產(chǎn)線、數(shù)控機床以及大型數(shù)據(jù)存儲設(shè)備等，電壓跌落會使這些用戶遭受重大損失。動態(tài)電壓恢復器(DVR)不僅可以消除電壓跌落或者突升，而且可以改善諧波電壓和三相不對稱電壓，限制故障電流，有助于降低電能質(zhì)量惡化所引起的生產(chǎn)中斷、設(shè)備損壞和產(chǎn)品報廢等經(jīng)濟損失，被認為是目前解決電壓跌落問題最為經(jīng)濟、有效的用戶電力裝置。 目前，關(guān)于DVR的研究主要集中在電壓的檢測、輸出補償電壓的計算以及動態(tài)電壓跟蹤控制等方面，新型檢測方法與新型控制策略對于控制系統(tǒng)的計算精度與計算速度的要求越來越高。另一方面，對于采用級聯(lián)多電平拓撲結(jié)構(gòu)的中壓大容量DVR，各級聯(lián)單元之間如何統(tǒng)一調(diào)度或相互通信也是控制系統(tǒng)面臨的難點，現(xiàn)有的控制系統(tǒng)難以滿足計算的高要求，且不能實現(xiàn)統(tǒng)一調(diào)度或相互通信。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種基于DSP與FPGA芯片的動態(tài)電壓恢復器控制系統(tǒng)，其能滿足快速動態(tài)響應與高計算精度的要求，且能實現(xiàn)穩(wěn)定的數(shù)據(jù)通信。本發(fā)明是通過下述技術(shù)方案來解決上述技術(shù)問題的一種基于DSP與FPGA芯片的動態(tài)電壓恢復器控制系統(tǒng)，其特征在于，其包括中央數(shù)據(jù)處理板、數(shù)據(jù)采集板、級聯(lián)單元調(diào)度板、通信接口板、電源板和驅(qū)動脈沖發(fā)生板，中央數(shù)據(jù)處理板、數(shù)據(jù)采集板、級聯(lián)單元調(diào)度板和通信接口板通過總線實現(xiàn)數(shù)據(jù)通信，總線包括一條十六位數(shù)據(jù)總線以及一條十二位地址總線，驅(qū)動脈沖發(fā)生板通過光纖與級聯(lián)單元調(diào)度板連接以實現(xiàn)數(shù)據(jù)通信。優(yōu)選地，所述中央數(shù)據(jù)處理板包括第一 DSP芯片、第二 DSP芯片、第一 FPGA芯片、 第一電源管理模塊和第一晶振電路，第一電源管理模塊與第一晶振電路連接，第一晶振電路與第一 DSP芯片、第二 DSP以及第一 FPGA芯片連接，第一 DSP芯片、第二 DSP芯片各自通過一條數(shù)據(jù)線與一條地址線與第一 FPGA芯片連接。優(yōu)選地，所述數(shù)據(jù)采集板包括第二 FPGA芯片和第一模數(shù)轉(zhuǎn)換芯片、第一信號整形調(diào)理電路、第二電源管理模塊、第二晶振電路，第二 FPGA芯片與第一模數(shù)轉(zhuǎn)換芯片、第二晶振電路、第二電源管理模塊連接，第一信號整形調(diào)理電路與第一模數(shù)轉(zhuǎn)換芯片連接。
優(yōu)選地，所述級聯(lián)單元調(diào)度板包括第三FPGA芯片、第三電源管理模塊、第三晶振電路、第一光纖驅(qū)動電路，第三FPGA芯片與第一光纖驅(qū)動電路、第三電源管理模塊、第三晶振電路連接，第三電源管理模塊還與第一光纖驅(qū)動電路連接。優(yōu)選地，所述通信接口板包括第三DSP芯片、第四FPGA芯片、第四晶振電路、RS485 接口、RS23接口、CAN接口、USB接口、HMI接口、SIM接口和Khernet接口，第四晶振電路與第四FPGA芯片、第三DSP芯片連接，第四晶振電路為第四FPGA芯片與第三DSP芯片提供外接時鐘，第四FPGA芯片與RS485接口、RS232接口和SIM接口的數(shù)據(jù)線均有獨立連接，第四FPGA芯片與USB接口、HMI接口和Khernet接口共用一條數(shù)據(jù)線，第三DSP芯片與CAN 接口的數(shù)據(jù)線相連，第四FPGA芯片與第三DSP芯片之間通過共用一條數(shù)據(jù)總線實現(xiàn)數(shù)據(jù)通
fn °優(yōu)選地，所述驅(qū)動脈沖發(fā)生板包括第五FPGA芯片、第二模數(shù)轉(zhuǎn)換芯片、第二信號整形調(diào)理電路、第五晶振電路、第四電源管理模塊、第二光纖驅(qū)動電路，第五晶振電路與第五FPGA芯片連接，第四電源管理模塊與第四FPGA芯片連接，第二信號整形調(diào)理電路與第二模數(shù)轉(zhuǎn)換芯片連接，第五FPGA芯片與第二模數(shù)轉(zhuǎn)換芯片、第二光纖驅(qū)動電路連接。本發(fā)明的積極進步效果在于一、利用兩片高性能數(shù)字信號處理芯片實現(xiàn)動態(tài)電壓恢復器的控制，在實現(xiàn)控制系統(tǒng)快速動態(tài)響應的同時也滿足了高計算精度的要求；二、控制系統(tǒng)所有電參數(shù)的檢測均在FPGA芯片的控制下完成，采樣速度快、精度高，且不需要DSP 芯片的直接參與；三、級聯(lián)單元調(diào)度板通過光纖與驅(qū)動脈沖生成板進行數(shù)據(jù)通信，從而實時控制H橋級聯(lián)單元，同時獲得級聯(lián)單元的狀態(tài)信息，實現(xiàn)了低壓控制系統(tǒng)與高壓執(zhí)行機構(gòu)之間的隔離，增強了控制系統(tǒng)運行的穩(wěn)定性和可靠性；四、低壓控制系統(tǒng)中的電路板采用了靈活的可插拔式設(shè)計，數(shù)據(jù)采集板和級聯(lián)單元調(diào)度板可根據(jù)實際系統(tǒng)需要通過插拔來增減。


圖1為本發(fā)明基于DSP與FPGA芯片的動態(tài)電壓恢復器控制系統(tǒng)的原理示意圖。圖2為本發(fā)明基于DSP與FPGA芯片的動態(tài)電壓恢復器控制系統(tǒng)中的中央數(shù)據(jù)處理板的原理示意圖。圖3為本發(fā)明基于DSP與FPGA芯片的動態(tài)電壓恢復器控制系統(tǒng)中的數(shù)據(jù)采集板的原理示意圖。圖4為本發(fā)明基于DSP與FPGA芯片的動態(tài)電壓恢復器控制系統(tǒng)中的級聯(lián)單元調(diào)度板的原理示意圖。圖5為本發(fā)明基于DSP與FPGA芯片的動態(tài)電壓恢復器控制系統(tǒng)中的通信接口板的原理示意圖。圖6為本發(fā)明基于DSP與FPGA芯片的動態(tài)電壓恢復器控制系統(tǒng)中的電源板的原
理示意圖。圖7為本發(fā)明基于DSP與FPGA芯片的動態(tài)電壓恢復器控制系統(tǒng)中的驅(qū)動脈沖發(fā)生板的原理示意圖。
具體實施方式
下面結(jié)合附圖給出本發(fā)明較佳實施例，以詳細說明本發(fā)明的技術(shù)方案。如圖1所示，本發(fā)明基于DSP與FPGA芯片的動態(tài)電壓恢復器控制系統(tǒng)包括中央數(shù)據(jù)處理板11、數(shù)據(jù)采集板12、級聯(lián)單元調(diào)度板13、通信接口板14、電源板15和驅(qū)動脈沖發(fā)生板16。動態(tài)電壓恢復器控制系統(tǒng)中的+24V電源由電源板15提供，+3. 3V電源由中央數(shù)據(jù)處理板11提供。中央數(shù)據(jù)處理板11、數(shù)據(jù)采集板12、級聯(lián)單元調(diào)度板13和通信接口板 14通過總線10實現(xiàn)數(shù)據(jù)通信，總線10包括一條十六位數(shù)據(jù)總線(DB0 DB15)以及一條十二位地址總線(DA0 DAl 1)。驅(qū)動脈沖發(fā)生板16通過光纖17與級聯(lián)單元調(diào)度板13連接以實現(xiàn)數(shù)據(jù)通信。如圖2所示，中央數(shù)據(jù)處理板包括第一 DSP芯片(主DSP芯片)、第二 DSP芯片 (從DSP芯片)、第一 FPGA芯片、第一電源管理模塊和第一晶振電路。第一 DSP芯片、第二 DSP芯片采用德州儀器公司的高性能三十二位浮點數(shù)DSP芯片(型號為TMS320F28335)作為中央處理器，第一 FPGA芯片(型號為EP3C40F3MI7)負責控制整個控制系統(tǒng)的地址總線與數(shù)據(jù)總線。第一電源管理模塊與第一晶振電路連接，第一電源管理模塊從底板插槽取電， 將+24V轉(zhuǎn)換為+3. 3V后送入底板插槽，為其他電路板提供+3. 3V電源。第一晶振電路與第一 DSP芯片、第二 DSP以及第一 FPGA芯片連接并為這三個芯片提供外接時鐘。第一 DSP芯片、第二 DSP芯片各自通過一條十六位數(shù)據(jù)線(DB0 DBM)與一條十二位地址線(DA0 DA11)與第一 FPGA芯片連接。第一 DSP芯片、第二 DSP芯片之間既可通過第一 FPGA芯片的數(shù)據(jù)中轉(zhuǎn)實現(xiàn)相互通訊，也可由MCBSP接口(一種多通道緩沖串口)進行數(shù)據(jù)交換。第一 DSP芯片、第二 DSP芯片根據(jù)系統(tǒng)當前的電壓、電流、故障信號以及運行狀態(tài)等反饋信號作綜合判斷，計算出PWM(Pulse WidthModulation，脈寬調(diào)制)占空比并生成PWM占空比控制信號發(fā)送至級聯(lián)單元調(diào)度板。第二 DSP芯片作為數(shù)據(jù)處理的備份，分擔第一 DSP芯片的計算任務，第一 FPGA芯片根據(jù)第一 DSP芯片、第二 DSP芯片的命令，控制數(shù)據(jù)總線和地址總線的分時復用，從而實現(xiàn)中央數(shù)據(jù)處理板與數(shù)據(jù)采集板、級聯(lián)單元調(diào)度板以及通信接口板之間的數(shù)據(jù)通信。如圖3所示，數(shù)據(jù)采集板包括第二FPGA芯片(型號為EP1C6QM0C8)和第一模數(shù)轉(zhuǎn)換芯片(型號為AD7656)、第一信號整形調(diào)理電路、第二電源管理模塊、第二晶振電路。外接電壓、電流傳感器信號首先接入第一信號整形調(diào)理電路，經(jīng)濾波、整形后送入第一數(shù)模轉(zhuǎn)換芯片，第二 FPGA芯片與第一模數(shù)轉(zhuǎn)換芯片、第二晶振電路、第二電源管理模塊連接，第一信號整形調(diào)理電路與第一模數(shù)轉(zhuǎn)換芯片連接。第二FPGA芯片通過片選(CS)、復位(reset)、讀取(RD)、轉(zhuǎn)換(convert)等信號控制第一模數(shù)轉(zhuǎn)換芯片的工作，第一模數(shù)轉(zhuǎn)換芯片可同時采集六路模擬信號，將其轉(zhuǎn)換成數(shù)字量信號后再通過十六位數(shù)據(jù)線(ADO ADK)送入第二 FPGA芯片中。當中央數(shù)據(jù)處理板上的第一 FPGA芯片將數(shù)據(jù)總線釋放給數(shù)據(jù)采集板時，數(shù)據(jù)采集板上的第二 FPGA芯片負責將系統(tǒng)電壓、電流等數(shù)據(jù)送至數(shù)據(jù)總線。第二電源管理模塊從底板插槽取電，將+24V電源轉(zhuǎn)換為士 15V電源后為外接的電壓傳感器、電流傳感器供電， 并將+3. 3V電源轉(zhuǎn)換為+1. 5V電源后為第二 FPGA芯片供電。第二晶振電路為第二 FPGA芯片提供外接時鐘。如圖4所示，級聯(lián)單元調(diào)度板包括第三FPGA芯片(型號為EP3C40F324I7)、第三電源管理模塊、第三晶振電路、第一光纖驅(qū)動電路，第三FPGA芯片與第一光纖驅(qū)動電路、第三電源管理模塊、第三晶振電路連接，第三電源管理模塊還與第一光纖驅(qū)動電路連接。級聯(lián)單元調(diào)度板通過底板插槽上的數(shù)據(jù)總線、地址總線與中央數(shù)據(jù)處理板進行數(shù)據(jù)交換，通過光纖分別與各個驅(qū)動脈沖發(fā)生板進行數(shù)據(jù)通信。第三FPGA芯片根據(jù)中央數(shù)據(jù)處理板上的第一 FPGA芯片所規(guī)定的時刻讀(或?qū)?系統(tǒng)數(shù)據(jù)總線。級聯(lián)單元調(diào)度板上的第三FPGA發(fā)出的電信號經(jīng)過第一光纖驅(qū)動電路轉(zhuǎn)換為光信號，由光纖口傳送至驅(qū)動脈沖發(fā)生板，同時從驅(qū)動脈沖發(fā)生板發(fā)出的光信號由第一光纖驅(qū)動電路轉(zhuǎn)換為電信號送入第三FPGA芯片， 從而實現(xiàn)級聯(lián)單元調(diào)度板與驅(qū)動脈沖發(fā)生板之間的數(shù)據(jù)通信。第三FPGA芯片根據(jù)中央數(shù)據(jù)處理板的控制信號，計算出每個H橋級聯(lián)單元的移相角，將PWM占空比和移相角的數(shù)據(jù)信息發(fā)送給相應的驅(qū)動脈沖發(fā)生板，同時接收驅(qū)動脈沖發(fā)生板反饋的故障信息與運行狀態(tài)信息，一塊級聯(lián)單元調(diào)度板最多可同時控制十二塊驅(qū)動脈沖發(fā)生板。第三電源管理模塊從底板插槽取電，將+24V電源轉(zhuǎn)換為+5V后為第一光纖驅(qū)動電路供電，并將+3. 3V電源轉(zhuǎn)換為 +1. 5V后為第三FPGA芯片供電。第三晶振電路為第三FPGA芯片提供外接時鐘。如圖5所示，通信接口板包括第三DSP芯片(型號為TMS320F2812)、第四FPGA芯片(型號為EP1C6QM0C8)、第四晶振電路、RS485(—種串行接口標準)接口、RS232(—種串行接口標準)接口、CAN(ControllerAreaNetwork，控制器局域網(wǎng))接口、USB(Universal Serial Bus，通用串行總線)接口、HMI (Human Machine hterface，人機界面)接口、 SIM(SubscriberIdentity Module，客戶識別模塊)接口和Khernet(以太網(wǎng))接口等通信接口。第四晶振電路與第四FPGA芯片、第三DSP芯片連接，第四晶振電路為第四FPGA芯片與第三DSP芯片提供外接時鐘。第四FPGA芯片與RS485接口、RS232接口和SIM接口的數(shù)據(jù)線均有獨立連接，第四FPGA芯片與USB接口、HMI接口和Khernet接口共用一條數(shù)據(jù)線， 從而實現(xiàn)雙向數(shù)據(jù)通信。第三DSP芯片與CAN接口的數(shù)據(jù)線相連，可與其實現(xiàn)雙向數(shù)據(jù)通信，同時與USB接口、HMI接口、SIM接口和Khernet接口等通信接口的控制線相連，從而實現(xiàn)對數(shù)據(jù)通信的時序控制。第四FPGA芯片與第三DSP芯片之間通過共用一條數(shù)據(jù)總線 141實現(xiàn)數(shù)據(jù)通信，第四FPGA芯片從底板數(shù)據(jù)總線上獲取DVR控制系統(tǒng)的運行信息，通過 RS485接口、RS232接口、SIM接口、USB接口、HMI接口和Khernet接口等端口傳送給外部設(shè)備，同時也將該運行信息傳送給第三DSP芯片，第三DSP芯片再通過CAN接口傳送給外部設(shè)備。另一方面，第四FPGA芯片通過各個通信接口接收外部控制信號，并通過底板數(shù)據(jù)總線將其發(fā)送至中央數(shù)據(jù)處理板。電源板從開關(guān)電源接入+24V，濾除其中共模電壓，并進行過壓過流保護，再送入底板插槽中，為數(shù)據(jù)采集板、級聯(lián)單元調(diào)度板和通信接口板提供+24V電源。如圖6所示，驅(qū)動脈沖發(fā)生板包括第五FPGA芯片(型號為EP1C6T144C6)、第二模數(shù)轉(zhuǎn)換芯片(型號為AD7656)、第二信號整形調(diào)理電路、第五晶振電路、第四電源管理模塊、 第二光纖驅(qū)動電路，第五晶振電路與第五FPGA芯片連接，第四電源管理模塊與第四FPGA芯片連接，第二信號整形調(diào)理電路與第二模數(shù)轉(zhuǎn)換芯片連接，第五FPGA芯片與第二模數(shù)轉(zhuǎn)換芯片、第二光纖驅(qū)動電路連接。第五晶振電路為第五FPGA芯片提供外接時鐘。第四電源管理模塊從開關(guān)電源接入士 15V與+5V電源進行穩(wěn)壓濾波調(diào)理，并將+5V轉(zhuǎn)換為+3. 3V以及 +1. 5V為第四FPGA芯片供電。外接電壓傳感器由驅(qū)動脈沖發(fā)生板提供士 15V電源，傳感器信號經(jīng)過第二信號整形調(diào)理電路后接入第二模數(shù)轉(zhuǎn)換芯片。第二模數(shù)轉(zhuǎn)換芯片的工作狀態(tài)與運行時序由第五FPGA芯片控制，傳感器模擬信號轉(zhuǎn)換為十六位數(shù)字信號后被送入第五 FPGA芯片中。
如圖1所示，每塊驅(qū)動脈沖發(fā)生板16對應于一個H橋級聯(lián)單元19，控制一個H橋逆變器上的四個IGBTansulated Gate Bipolar Transistor，絕緣三雙極型功率管)驅(qū)動電路18。第五FPGA芯片根據(jù)中央數(shù)據(jù)處理板給出的PWM占空比、該H橋級聯(lián)單元的移相角和系統(tǒng)要求的死區(qū)時間，通過載波移相算法計算出四路相應的級聯(lián)單元觸發(fā)脈沖。驅(qū)動脈沖發(fā)生板將觸發(fā)脈沖發(fā)送至IGBT驅(qū)動電路，經(jīng)過處理后觸發(fā)級聯(lián)H橋上的四個IGBT驅(qū)動電路，同時IGBT驅(qū)動電路將IGBT故障信號反饋給驅(qū)動脈沖發(fā)生板。如圖7所示，中央數(shù)據(jù)處理板、數(shù)據(jù)采集板、級聯(lián)單元調(diào)度板、通信接口板和電源板上采用可插拔式設(shè)計，擁有完全相同的第一接插件211和第二接插件212，通過這兩個接插件插列在同一塊底板21的不同插槽上。根據(jù)實際系統(tǒng)的需要，底板上可增插數(shù)據(jù)采集板和級聯(lián)單元調(diào)度板以達到擴展數(shù)據(jù)采集和增加級聯(lián)單元數(shù)的目的。第一接插件211上包括 +3. 3V電源、地線(GND)、十二位地址總線DAO DA11、十六位數(shù)據(jù)總線DBO DB15以及若干片選、讀/寫使能端口。第二接插件212上包括有+24V電源以及地線(GND)。中央數(shù)據(jù)處理板上的第一 FPGA芯片通過第一接插件211上的片選、讀/寫使能端口，在不同時刻將數(shù)據(jù)總線分別釋放給中央數(shù)據(jù)處理板、數(shù)據(jù)采集板、級聯(lián)單元調(diào)度板和通信接口板進行讀寫操作，實現(xiàn)整個系統(tǒng)的數(shù)據(jù)通信。本發(fā)明基于DSP與FPGA芯片的動態(tài)電壓恢復器控制系統(tǒng)的工作原理為在每個控制周期內(nèi)，中央數(shù)據(jù)處理板的第一 DSP芯片、第二 DSP芯片通過底板插槽的數(shù)據(jù)總線從數(shù)據(jù)采集板與級聯(lián)單元調(diào)度板讀取系統(tǒng)電壓電流以及各級聯(lián)單元的運行狀態(tài)。當檢測到電壓瞬時突變，第一 DSP芯片、第二 DSP芯片根據(jù)系統(tǒng)電壓瞬時值、相位以及直流母線電壓等迅速計算出PWM占空比，經(jīng)由底板插槽的數(shù)據(jù)總線傳送至級聯(lián)單元調(diào)度板。級聯(lián)單元調(diào)度板上的第三FPGA芯片根據(jù)中央數(shù)據(jù)處理板所發(fā)出的控制信號及PWM占空比，統(tǒng)一調(diào)度各個級聯(lián)單元的驅(qū)動脈沖發(fā)生板。驅(qū)動脈沖發(fā)生板上的第四FPGA芯片根據(jù)級聯(lián)單元調(diào)度板所發(fā)出的控制信號，各自計算出本級聯(lián)單元的PWM開關(guān)信號，加上死區(qū)后發(fā)送至IGBT驅(qū)動電路， 控制相關(guān)IGBT驅(qū)動電路的開通與關(guān)斷，從而輸出補償電壓，抑制電壓的突變。由于本發(fā)明采用兩片高性能32位浮點數(shù)DSP共同分擔系統(tǒng)計算任務，因而計算速度快、精度高，另一方面，系統(tǒng)的數(shù)據(jù)采集與數(shù)據(jù)通信均由FPGA芯片控制，不需要DSP芯片的參與，很大地提高了系統(tǒng)采樣速度與精度，實現(xiàn)了系統(tǒng)的快速動態(tài)響應。雖然以上描述了本發(fā)明的具體實施方式
，但是本領(lǐng)域的技術(shù)人員應當理解，這些僅是舉例說明，在不背離本發(fā)明的原理和實質(zhì)的前提下，可以對這些實施方式做出多種變更或修改。因此，本發(fā)明的保護范圍由所附權(quán)利要求書限定。
權(quán)利要求
1.一種基于DSP與FPGA芯片的動態(tài)電壓恢復器控制系統(tǒng)，其特征在于，其包括中央數(shù)據(jù)處理板、數(shù)據(jù)采集板、級聯(lián)單元調(diào)度板、通信接口板、電源板和驅(qū)動脈沖發(fā)生板，中央數(shù)據(jù)處理板、數(shù)據(jù)采集板、級聯(lián)單元調(diào)度板和通信接口板通過總線實現(xiàn)數(shù)據(jù)通信，總線包括一條十六位數(shù)據(jù)總線以及一條十二位地址總線，驅(qū)動脈沖發(fā)生板通過光纖與級聯(lián)單元調(diào)度板連接以實現(xiàn)數(shù)據(jù)通信。
2.如權(quán)利要求1所述的基于DSP與FPGA芯片的動態(tài)電壓恢復器控制系統(tǒng)，其特征在于，所述中央數(shù)據(jù)處理板包括第一 DSP芯片、第二 DSP芯片、第一 FPGA芯片、第一電源管理模塊和第一晶振電路，第一電源管理模塊與第一晶振電路連接，第一晶振電路與第一 DSP 芯片、第二 DSP以及第一 FPGA芯片連接，第一 DSP芯片、第二 DSP芯片各自通過一條數(shù)據(jù)線與一條地址線與第一 FPGA芯片連接。
3.如權(quán)利要求1所述的基于DSP與FPGA芯片的動態(tài)電壓恢復器控制系統(tǒng)，其特征在于，所述數(shù)據(jù)采集板包括第二 FPGA芯片和第一模數(shù)轉(zhuǎn)換芯片、第一信號整形調(diào)理電路、第二電源管理模塊、第二晶振電路，第二 FPGA芯片與第一模數(shù)轉(zhuǎn)換芯片、第二晶振電路、第二電源管理模塊連接，第一信號整形調(diào)理電路與第一模數(shù)轉(zhuǎn)換芯片連接。
4.如權(quán)利要求1所述的基于DSP與FPGA芯片的動態(tài)電壓恢復器控制系統(tǒng)，其特征在于，所述級聯(lián)單元調(diào)度板包括第三FPGA芯片、第三電源管理模塊、第三晶振電路、第一光纖驅(qū)動電路，第三FPGA芯片與第一光纖驅(qū)動電路、第三電源管理模塊、第三晶振電路連接，第三電源管理模塊還與第一光纖驅(qū)動電路連接。
5.如權(quán)利要求1所述的基于DSP與FPGA芯片的動態(tài)電壓恢復器控制系統(tǒng)，其特征在于，所述通信接口板包括第三DSP芯片、第四FPGA芯片、第四晶振電路、RS485接口、RS23接口、CAN接口、USB接口、HMI接口、SIM接口和Khernet接口，第四晶振電路與第四FPGA芯片、第三DSP芯片連接，第四晶振電路為第四FPGA芯片與第三DSP芯片提供外接時鐘，第四 FPGA芯片與RS485接口、RS232接口和SIM接口的數(shù)據(jù)線均有獨立連接，第四FPGA芯片與 USB接口、HMI接口和Khernet接口共用一條數(shù)據(jù)線，第三DSP芯片與CAN接口的數(shù)據(jù)線相連，第四FPGA芯片與第三DSP芯片之間通過共用一條數(shù)據(jù)總線實現(xiàn)數(shù)據(jù)通信。
6.如權(quán)利要求5所述的基于DSP與FPGA芯片的動態(tài)電壓恢復器控制系統(tǒng)，其特征在于，所述驅(qū)動脈沖發(fā)生板包括第五FPGA芯片、第二模數(shù)轉(zhuǎn)換芯片、第二信號整形調(diào)理電路、 第五晶振電路、第四電源管理模塊、第二光纖驅(qū)動電路，第五晶振電路與第五FPGA芯片連接，第四電源管理模塊與第四FPGA芯片連接，第二信號整形調(diào)理電路與第二模數(shù)轉(zhuǎn)換芯片連接，第五FPGA芯片與第二模數(shù)轉(zhuǎn)換芯片、第二光纖驅(qū)動電路連接。
全文摘要
本發(fā)明公開了一種基于DSP與FPGA芯片的動態(tài)電壓恢復器控制系統(tǒng)，其包括中央數(shù)據(jù)處理板、數(shù)據(jù)采集板、級聯(lián)單元調(diào)度板、通信接口板、電源板和驅(qū)動脈沖發(fā)生板，中央數(shù)據(jù)處理板、數(shù)據(jù)采集板、級聯(lián)單元調(diào)度板和通信接口板通過總線實現(xiàn)數(shù)據(jù)通信，總線包括一條十六位數(shù)據(jù)總線以及一條十二位地址總線，驅(qū)動脈沖發(fā)生板通過光纖與級聯(lián)單元調(diào)度板連接以實現(xiàn)數(shù)據(jù)通信。本發(fā)明能滿足快速動態(tài)響應與高計算精度的要求，且能實現(xiàn)穩(wěn)定的數(shù)據(jù)通信。
文檔編號H02J3/00GK102244385SQ20101017189
公開日2011年11月16日 申請日期2010年5月11日 優(yōu)先權(quán)日2010年5月11日
發(fā)明者周悅, 宋晉峰, 趙金良, 陳國棟 申請人:上海電氣集團股份有限公司