專利名稱：基于軟核的光電電流互感器合并單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于電力系統(tǒng)測量技術(shù)領(lǐng)域，涉及一種電力系統(tǒng)用的光電電流互感器，特
別是涉及一種新穎的光電電流互感器合并單元的實現(xiàn)方法，即基于軟核的實現(xiàn)方法。
背景技術(shù)：
近年來，電子式互感器的研究取得了一定的成果，美國、法國、日本等技術(shù)發(fā)達(dá)的 國家陸續(xù)公布了他們研制的各種光學(xué)電力互感器，并打出了產(chǎn)品廣告，而國內(nèi)也有一些公 司研制的光電電流互感器已掛網(wǎng)試運行，但大規(guī)模應(yīng)用于數(shù)字化變電站的條件尚未成熟。 IEC 60044-8和IEC61850-9-2均給出了合并單元的定義，兩者的區(qū)別只是在于輸出量的部 分略有不同。合并單元的主要功能就是同步采集多路ECT/EVT輸出的數(shù)字信號，經(jīng)數(shù)字處 理后按標(biāo)準(zhǔn)規(guī)定的幀格式發(fā)送給保護(hù)、測控設(shè)備。 目前，合并單元的實現(xiàn)基本采用FPGA+DSP、FPGA+Power PC或FPGA+ARM的方案。在 前兩種方案中，利用FPGA的可由用戶定制專用硬件電路的高速、并行處理能力的特點，主 要用于并行接收采集器及其它合并單元傳送過來的采樣數(shù)據(jù)；而DSP、 Power PC數(shù)字運算、 控制能力強而主要用于進(jìn)行數(shù)字信號處理及以太網(wǎng)通信。第三個方案中，則擴(kuò)大了 FPGA的 應(yīng)用范圍，將復(fù)雜的數(shù)字信號處理也置于FPGA中完成，而ARM主要用于完成以太網(wǎng)通信及 人機接口功能。 本發(fā)明中，則進(jìn)一步擴(kuò)大了 FPGA的應(yīng)用范圍，通過將處理器、存儲器、I/O 口等系 統(tǒng)所需要的功能模塊集成到FPGA器件上，構(gòu)成一個可編程的片上系統(tǒng)，從而將同步接收采 樣數(shù)據(jù)、數(shù)字信號處理及以太網(wǎng)通信功能全由單片主處理器FPGA芯片實現(xiàn)，該方法將大大 簡化合并單元的硬件結(jié)構(gòu)。同時，在硬件系統(tǒng)上添加內(nèi)置高精度IEEE 1588時鐘的以太網(wǎng) 驅(qū)動器，系統(tǒng)應(yīng)用IEEE 1588協(xié)議進(jìn)行網(wǎng)絡(luò)對時同步，取代了原有的GPS秒脈沖同步。作為 公認(rèn)的最有發(fā)展前途的局域網(wǎng)時鐘同步協(xié)議，IEEE 1588協(xié)議通過在局域網(wǎng)中采用物理層 硬件時間標(biāo)記技術(shù)和邊界時鐘等技術(shù)，最高時間同步精度可達(dá)微秒數(shù)量。故用IEEE 1588 進(jìn)行時鐘同步較GPS秒脈沖同步將大大提高了系統(tǒng)的時間同步精度。 基于軟核的光電電流互感器合并單元的實現(xiàn)方案，與傳統(tǒng)的合并單元的設(shè)計理念 不同，在硬件和軟件整體設(shè)計上都有很大的改變，在此基礎(chǔ)上結(jié)合IEEE 1588同步時鐘協(xié) 議實現(xiàn)的合并單元具有運行穩(wěn)定可靠、實時性強、功耗低、硬件簡單、體積小、開發(fā)成本低等 特點。同時，本發(fā)明的設(shè)計采用S0PC的分層設(shè)計思想，降低了系統(tǒng)程序?qū)τ布囊?，提?了設(shè)計的可移植性。

發(fā)明內(nèi)容
本發(fā)明提供一種運行穩(wěn)定可靠、實時性強、功耗低、硬件簡單、體積小、開發(fā)成本低 的基于軟核的光電電流互感器合并單元，其完全符合IEC61850-9-2及IEC 60044-8所提出 的要求。 本發(fā)明所采用的技術(shù)方案如下
—種基于軟核的光電電流互感器合并單元，由主處理器FPGA芯片及外圍電路組 成，外圍電路由電源模塊，ARM芯片，LCD顯示屏，PS2鍵盤，EPCS16芯片，JTAG下載口 ， JTAG 調(diào)試口， FLASH芯片，SDRAM芯片，以太網(wǎng)控制器，以太網(wǎng)驅(qū)動器，晶振，光纖口組成。電源模 塊用于對整個系統(tǒng)進(jìn)行供電；ARM芯片用于做人機接口界面；LCD顯示屏與主處理器FPGA 芯片相連，用于顯示經(jīng)FPGA處理后的電流、電壓數(shù)值；PS2鍵盤與主處理器FPGA芯片相連， 用于對FPGA配置數(shù)據(jù)；EPCS 16芯片與主處理器FPGA芯片相連，用于存儲主程序，復(fù)位時 主處理器FPGA芯片將首先執(zhí)行該程序；JTAG下載口與EPCS 16芯片相連，由S0PC Bilder 生成的硬件系統(tǒng)及應(yīng)用程序通過該口下載到EPCS 16芯片中；JTAG調(diào)試口與主處理器 FPGA芯片相連，用于在線調(diào)試系統(tǒng)；FLASH芯片與主處理器FPGA芯片相連，系統(tǒng)掉電時，存 儲于FLASH芯片中的數(shù)據(jù)和程序不會消失；SDRAM芯片與主處理器FPGA芯片相連，用于保 存光纖接收到的電流、電壓、狀態(tài)數(shù)據(jù)；以太網(wǎng)控制器與主處理器FPGA芯片相連，用于將 經(jīng)過傳輸層、網(wǎng)絡(luò)層封包后的IP數(shù)據(jù)包進(jìn)行以太網(wǎng)封包，封裝靈活配置的以太網(wǎng)幀即IEC 61850-9-2報文；以太網(wǎng)驅(qū)動器與主處理器FPGA芯片及以太網(wǎng)控制器相連，其內(nèi)置高精度 IEEE1588時鐘，用于網(wǎng)絡(luò)對時；晶振用于為整個系統(tǒng)提供時鐘；主處理器FPGA芯片與光纖 口相連，主處理器FPGA芯片用于接收經(jīng)過光纖口上傳輸過來的電流、電壓信號，經(jīng)插值計 算、數(shù)字濾波、數(shù)字積分及數(shù)字定標(biāo)運算后分別通過光纖口以IEC 60044-8規(guī)定的FT3幀格 式及通過光纖口以IEC61850-9-2格式發(fā)送。 本發(fā)明的有益效果如下在主處理器FPGA芯片上將構(gòu)建片上系統(tǒng)完成合并單元 的主要功能及用ARM實現(xiàn)人機接口 ，并在硬件系統(tǒng)上添加內(nèi)置高精度IEEE 1588時鐘的以 太網(wǎng)驅(qū)動器，系統(tǒng)應(yīng)用IEEE 1588協(xié)議進(jìn)行網(wǎng)絡(luò)對時同步，取代了原有的GPS秒脈沖同步。 相比較傳統(tǒng)的方法，充分發(fā)揮了 FPGA中1/0端口多、可編程、系統(tǒng)集成度高、硬件執(zhí)行速度 快以及硬件開發(fā)簡易、周期短及用IEEE1588協(xié)議時鐘精度高等特點，故用此方法實現(xiàn)合并 單元具有運行穩(wěn)定可靠、實時性強、功耗低、硬件簡單、體積小、開發(fā)成本低等特點，這也就 使得整個合并單元裝置能夠?qū)⒉杉鱾鬏斶^來的數(shù)據(jù)進(jìn)行實時的接收后進(jìn)行數(shù)字信號處 理，并按規(guī)約的要求發(fā)送給其他合并單元及過程層設(shè)備，為二次設(shè)備、測控設(shè)備的安全可靠 工作提供了保證。同時，本發(fā)明的設(shè)計采用SOPC Builder的分層設(shè)計思想，減輕了系統(tǒng)程 序?qū)τ布囊?，提高了設(shè)計的可移植性。


圖1是基于軟核的光電電流互感器合并單元的主電路結(jié)構(gòu)。圖中，(1)電源模塊， (2)ARM芯片，(3)主處理器FPGA芯片，(4)LCD顯示屏，(5)PS2鍵盤，(6)EPCS 16芯片，(7) 用于配置EPCS 16的JTAG接口， (8)用于在線調(diào)試FPGA的JTAG接口 ， (9)Flash芯片，(10) SDRAM芯片，(11)以太網(wǎng)控制器，(12)以太網(wǎng)驅(qū)動器，(13)晶振，(14， 15， 16)光纖口。 Nios II處理器核(1#)，系統(tǒng)用定時器(2#)，片上匪(3#) ， LCD控制器(4#) ， PIO 口 (5#) ， EPCS 控制器(6#)，Avalon總線模塊(7#)，三態(tài)橋(8#) ， Flash控制器(9#) ， SDRAM控制器(10#)， 以太網(wǎng)控制邏輯(11#)，精確時鐘標(biāo)記單元(12#)，同步脈沖產(chǎn)生模塊(13#) ， UART控制器 (14#， 15#) ， ARM控制邏輯(16#)。
圖2是串口中斷子程序流程框圖。
圖3是主程序流程框圖。
圖4是FPGA電路原理圖。 圖5是FLASH電路原理圖。 圖6是SDRAM電路原理圖。 圖7是ARM電路原理圖。 圖8是以太網(wǎng)控制器及以太網(wǎng)驅(qū)動器電路原理圖。 圖9是光纖輸入輸出電路原理圖。 圖10是PS2電路原理圖。 圖11是LCD電路原理圖。 圖12是電源轉(zhuǎn)換電路原理圖。
具體實施例方式
下面參照附圖并結(jié)合實例對本發(fā)明作進(jìn)一步詳細(xì)描述。但是本發(fā)明不限于所給出 的例子。 —種基于軟核的光電電流互感器合并單元，由主處理器FPGA芯片3及外圍電路組 成，外圍電路由電源模塊1， ARM芯片2， LCD顯示屏4， PS2鍵盤5， EPCS 16芯片6， JTAG下 載口 7，JTAG調(diào)試口 8，F(xiàn)LASH芯片9， SDRAM芯片10，以太網(wǎng)控制器11，以太網(wǎng)驅(qū)動器12，晶 振13，光纖口 14， 15， 16組成，電源模塊1用于對整個系統(tǒng)進(jìn)行供電；ARM芯片2用于做人機 接口界面；LCD顯示屏4與主處理器FPGA芯片3相連，用于顯示經(jīng)主處理器FPGA芯片3處 理后的電流、電壓數(shù)值；PS2鍵盤5與主處理器FPGA芯片3相連，用于對主處理器FPGA芯片 3配置數(shù)據(jù)；EPCS 16芯片6與主處理器FPGA芯片3相連，用于存儲主程序，復(fù)位時主處理 器FPGA芯片3將首先執(zhí)行該程序；JTAG下載口 7與EPCS 16芯片6相連，由S0PC Bilder 生成的硬件系統(tǒng)及應(yīng)用程序通過該口下載到EPCS 16芯片6中；JTAG調(diào)試口 8與主處理器 FPGA芯片3相連，用于在線調(diào)試系統(tǒng)；FLASH芯片9與主處理器FPGA芯片3相連，系統(tǒng)掉電 時，存儲于FLASH芯片9中的數(shù)據(jù)和程序不會消失；SDRAM芯片10與主處理器FPGA芯片3 相連，用于保存光纖14接收到的電流、電壓、狀態(tài)數(shù)據(jù)；以太網(wǎng)控制器11與主處理器FPGA 芯片3相連，用于將經(jīng)過傳輸層、網(wǎng)絡(luò)層封包后的IP數(shù)據(jù)包進(jìn)行以太網(wǎng)封包，封裝靈活配置 的以太網(wǎng)幀即IEC 61850-9-2報文；以太網(wǎng)驅(qū)動器12與主處理器FPGA芯片3及以太網(wǎng)控制 器11相連，其內(nèi)置高精度IEEE 1588時鐘，用于網(wǎng)絡(luò)對時；晶振13用于為整個系統(tǒng)提供時 鐘；主處理器FPGA芯片3與光纖口 14、 15、 16相連，主處理器FPGA芯片3用于接收經(jīng)過光 纖口 14上傳輸過來的電流、電壓信號，經(jīng)插值計算、數(shù)字濾波、數(shù)字積分及數(shù)字定標(biāo)運算后 分別通過光纖口 15以IEC 60044-8規(guī)定的FT3幀格式及通過光纖口 16以IEC 61850-9-2 格式發(fā)送。 在主處理器FPGA芯片3上構(gòu)建了 S0PC硬件系統(tǒng)，所述的S0PC系統(tǒng)包括
Avalon總線模土央7#，所述Avalon總線模土央7#是外設(shè)1#， 2#， 3#， 4#， 5#， 6#， 9#， 10#， 11#， 12#， 13#， 14#， 15#之間通信的主要信道，由各類控制、數(shù)據(jù)和地址信號及仲裁邏輯 組成； Nios 1I處理器核lft為32位的可配置軟核處理器，主頻50MHz，采用32位的RISC 指令集，32位數(shù)據(jù)通道，5級流水線技術(shù)，在Altera公司提供的Nios II IDE集成開發(fā)環(huán)境 下可完成合并單元的軟件開發(fā)任務(wù)；
系統(tǒng)用定時器2#用來生成中斷請求信號或用內(nèi)部控制位進(jìn)行中斷屏蔽；
片上R0M3#內(nèi)存儲監(jiān)控(GERMS)程序，片上ROM的首地址設(shè)置為系統(tǒng)PC指針地址， 系統(tǒng)上電運行后就首先運行GERMS程序，通過GERMS程序完成一些初始化過程并引導(dǎo)整個 啟動流程； LCD控制器4#通過主處理器FPGA芯片3的引腳與LCD顯示屏4的引腳相連，控制 向LCD顯示屏4寫數(shù)據(jù)； PIO 口 5#通過主處理器FPGA芯片3的引腳與PS2鍵盤5的引腳相連，用于接收 PS2鍵盤5發(fā)送過來的配置信息； EPCS控制器6#通過主處理器FPGA芯片3的引腳與EPCS 16芯片6的引腳相連， Nios II系統(tǒng)可由此向EPCS 16芯片存入程序源代碼、存儲非易失性的程序和數(shù)據(jù)以及管 理主處理器FPGA芯片3的配置數(shù)據(jù)； 三態(tài)橋8#創(chuàng)建了一個片外存儲器總線，Nios II1#通過Avalon總線7#及三態(tài)橋 8#上的Flash控制器9#、 SDRAM控制器10#及以太網(wǎng)控制邏輯11#分別對Flash芯片9、 SDRAM芯片IO及以太網(wǎng)控制器芯片ll進(jìn)行控制，允許共享片外存儲器總線的地址線和數(shù)據(jù) 線，但需提供獨立的片選、讀/寫控制信號； 精確時鐘標(biāo)記單元12#由硬件描述語言VHDL開發(fā)，通過主處理器FPGA芯片3的 引腳與以太網(wǎng)控制器11及以太網(wǎng)驅(qū)動器12的Mil接口相連； 同步脈沖產(chǎn)生模塊13#通過主處理器FPGA芯片3的引腳與晶振13相連，通過分 頻得到秒脈沖； UART控制器14#通過主處理器FPGA芯片3的引腳與光纖口 14相連，接收光纖口 傳送過來的6路高壓側(cè)電流、電壓及狀態(tài)信號； UART控制器15#通過主處理器FPGA芯片3的引腳與光纖口 15相連，以FT3幀格 式發(fā)送經(jīng)過處理后的數(shù)據(jù)； 系統(tǒng)中的Nios II處理器1#通過Avalon總線7#讀取UART控制器14#中的寄存 器值后，由Nios II處理器1#控制SDRAM控制器10#將通過Avalon總線7#傳送過來的 數(shù)據(jù)將寫入SDRAM芯片10中，然后Nios II處理器1#通過Avalon總線(#讀取SDRAM芯 片10中的數(shù)據(jù)，將其進(jìn)行播值計算、數(shù)字濾波、數(shù)字積分、數(shù)字定標(biāo)后由Nios II處理器1# 分別控制以太網(wǎng)控制邏輯11#及UART控制器15#，以太網(wǎng)控制邏輯11#控制以太網(wǎng)控制器 11、以太網(wǎng)驅(qū)動器12將經(jīng)數(shù)字處理后的數(shù)據(jù)以IEC 61850-9-2報文發(fā)送，UART控制器15# 將經(jīng)數(shù)字處理后的數(shù)據(jù)以IEC 60044-8規(guī)定的FT3報文發(fā)送。
在本實施例中， 主處理器FPGA芯片3選用EP2C20F256C8，ARM芯片2選用AT91RM9200，SDRAM芯片 10選用MT48LC8M16A2、FLASH芯片9選用E28F128J3A-150、以太網(wǎng)控制器11選用LAN9215， 以太網(wǎng)驅(qū)動器12選用DP83640。主處理器電路由主處理器FPGA芯片3、EPCS 16芯片6及 JTAG 口組成，其中主處理器FPGA芯片3的弓|腳K3、 Rl、 Bl、 G3、 A2、 C7、 E7、 A15、 CIO、 EIO、 B16、G14、K14、R16、M10、P10、T15、M7、P7、T2接+3. 3V電源；引腳F9、 FIO、 G7、 G9、 Gll、 H7、 H10、H11、 J6、 J7、 J10、K6、K8、L7、L8、L6、F11、E5、M12接1. 2V電源；引腳M5、 E12、 F6、 Lll 分別經(jīng)過一個47 ii H的電感接+1. 2V電源及通過三個并聯(lián)的0. 1 ii F、0. 01 ii F獨石電容及 10ii F電解電容接地；引腳F7、F8、G6、G8、G10、H6、H8、H9、 J8、J9、 J11、K7、K9、K11、L9、L10、
7A1、A16、B2、B15、C8、C9、E8、E9、H3、H14、 J3、 J14、M8、M9、P8、P9、R2、R15、T1、T16、L5、N5、 F12、 D12、 D5、 F5、 N12、 L12、 M6、 Ell、 E6、 Mil接地；在電源和地之間并聯(lián)0. 1 ii F獨石電容 和10iiF電解電容來去耦合；引腳F2、G2、G1、H5分別作為現(xiàn)在編程口 (JTAG)的TCK、TD0、 TMS和TDI端，同時，F(xiàn)2、 Gl、 H5分別通過一個10K的電阻接地；引腳Fl、 H4、 C3、 F4分別接 EPCS 16的DATA、DCLK、ASDI、nCS端及下載口 (JTAG)的7、 1、9、8 ;腳引腳M13通過10K電 阻接+3. 3V電源；引腳J5、L13分別接下載口 (JTAG)的引腳NCONFIG、C0NF_D0NE端并分別 通過10K電阻接+3. 3V電源；G5接下載口 (JTAG)的nCE端及通過10K電阻接地；引腳K2、 Kl、 K4、 K5、 Ll、 L2分別與6個輸入光纖頭的DATA端相連；引腳M1、 M2分別與2個輸出光 纖頭的CATH端相連；引腳H2與晶振的OUTPUT端相連；引腳B3、 A3、 A4、 B4、 A5、 B5、 C4、 C5、 C6、 D6、 D7、 A6、 B6、 D8、 B7、 A7、 P5、 P4、 T4、 R4、 T5、 R5、 N7、 T6、 R6、 P6、 N6、 N8、 T7、 R7、 T8、 R8 與Flash芯片E28F128J3A-150的DQ0D-Q15端、ARM芯片AT91RM9200的DATA0-DATA31端、 兩片SDRAM芯片MT48LC8M16A2的DQ0-DQ15端、以太網(wǎng)控制器LAN9215的D0-D15端相連； 引腳H12、 J12、 G16、 G15、 F15、 F16、 H13、 G12、 G13、 E13、 F13、 D15、 D16、 E15、 E16、 F14、 C15、 C16、C14、C13、M16、L14、L15、L16、K16、K15與Flash芯片E28F128J3A-150的A1-A24端、ARM 芯片AT91RM9200的ADDR0-ADDR25端、SDRAM芯片MT48LC8M16A2的LDQM、 A0-A9、 All、 NC、 BA0、BA1端、以太網(wǎng)控制器LAN9215的Al-A7端相連；引腳D2、D1、E3、E1、E2、B14、A14、C13、 R3 、 T3 、 A10分別與ARM芯片AT91RM9200的NCS4_A、 NCS2_A、 AFu 11_A、 Fu 11_A、 /RD_A、 FIQ_ A、 IRQ3_A、 /WRL_A、 PB20_A、 PB21_A、 PB26_A端相連；引腳M3、 L3、 Nl、 N2、 Pl、 P2、 N3、 N4、 P3 與SDRAM芯片MT48LC8M16A2的SDAIO、 SDCS、 RAS、 CAS、 SDWE、 SDCKE、 SDCK、 NBS3、 NBS1端相 連；引腳B13、 A13、 B12、 E4與Flash芯片E28F128J3A-150的NCSO_F、 /WRL_F、 /RD_F、 NRST 端相連;引腳C11、B11、A11、B10與以太網(wǎng)控制器LAN9215的/RD_L、 /WRL_L、 IRQ5_L、 NCS5 端相連;弓l展卩T11、R11、P11、R10、T10、P12、P13、N11、T12、R12、T13、R13、T14與LCD—12864 的LCDRS、 LCDRW、 LCD_CS1、 LCD_CS2、 LCD_E2、 LCDD0-LCDD7端相連；引腳R14、 T9與PS_2鍵 盤接口的PS2DAT、 PS2CLK端相連；引腳R9接復(fù)位電路。 SDRAM電路，由兩片SDRAM芯片IO組成，該電路的15位地址線、32位數(shù)據(jù)線、引 腳SDAIO、 SDCS、 RAS、 CAS、 SDWE、 SDCKE、 SDCK和主處理器FPGA芯片3相應(yīng)的引腳A0_A14、 D0-D31、 SDAIO、 SDCS、 RAS、 CAS、 SDWE、 SDCKE、 SDCK相連。
下面對本發(fā)明的工作原理和工作過程作詳細(xì)描述 圖3為本發(fā)明的主要工作流程圖。下面以發(fā)送一次報文為例進(jìn)行說明，其步驟如 下 (1)系統(tǒng)啟動流程
①系統(tǒng)上電。 ②系統(tǒng)自動運行監(jiān)控(GERMS程序)，關(guān)閉中斷，防止來自串口、定時器以及其它外 設(shè)的中斷請求； ③程序初始化寄存器串口，設(shè)置當(dāng)前寄存器窗口指針。 ④程序設(shè)置中斷優(yōu)先級為63保證允許中斷時所有中斷請求都能夠被響應(yīng)并且初 始化堆棧指針。 ⑤監(jiān)控程序根據(jù)Flash芯片9中某一固定地址的數(shù)據(jù)判斷Flash芯片9中是否有 應(yīng)用程序，有則運行Flash芯片9中的用戶應(yīng)用程序；沒有或處于復(fù)位調(diào)試模式，則等待用戶的標(biāo)準(zhǔn)命令輸入。至此系統(tǒng)的引導(dǎo)過程結(jié)束 [OO49] (2)重采樣脈沖的生成 ①Nios II系統(tǒng)初始化，開啟內(nèi)部同步脈沖信號產(chǎn)生模塊13#。 ②Nios II處理器1#判斷是否接收到秒脈沖同步信號，如果沒有接收到，則重復(fù)
步驟②。若接收到，則進(jìn)入步驟③進(jìn)行進(jìn)一步判斷。 ③判斷脈沖信號是否正確，包括脈沖是否寬度大于10i!s，脈沖間隔是否大于 500ms，若脈沖不符合要求，則返回步驟②，此時由晶振產(chǎn)生重采樣脈沖，若符合要求則進(jìn)入 步驟 。 ④由主處理器FPGA芯片3中的PLL鎖相環(huán)分頻產(chǎn)生重采樣脈沖，并由硬件計數(shù)進(jìn) 行補償。然后返回步驟②；
(3)串口接收 ①Nios II系統(tǒng)初始化，開啟串口接收中斷子程序。 ②判斷6個UART控制器14#是否接收到高壓側(cè)采集器發(fā)送過來的電流電壓信號 報文的起始符。若沒有接收到，則重復(fù)步驟②。若接收到，則進(jìn)入步驟③進(jìn)行進(jìn)一步判斷。
③判斷起始符是否正確(起始符自己定義)，若正確，則讀取采樣數(shù)據(jù)并對最后的 校驗碼進(jìn)行驗證，若正確，則由Nios II處理器1#控制SDRAM控制器10#將數(shù)據(jù)傳輸至存 儲區(qū)SDRAM芯片10中，并且將相應(yīng)寄存器中的錯誤標(biāo)記位置"O"。若起始符不正確或者校 驗碼驗證不正確，則由Nios II處理器1#控制SDRAM控制器10#將特定的數(shù)據(jù)傳輸至存儲 區(qū)SDRAM芯片10中，并且將相應(yīng)寄存器中的錯誤標(biāo)記位置"1"。然后返回步驟②。
(4)Nios系統(tǒng)的數(shù)字信號處理流程 Nios系統(tǒng)中進(jìn)行的數(shù)字信號處理包括插值計算，方法采用公知的一次拉格朗日 插值算法；數(shù)字濾波，采用16階FIR濾波；數(shù)字積分，數(shù)字積分公式采用梯形公式；數(shù)字定 標(biāo)，相當(dāng)于乘以一個比例系數(shù)，比例系數(shù)的確定根據(jù)IEC60044-8標(biāo)準(zhǔn)的規(guī)定。
(5)串口發(fā)送中斷子程序 ①Nios II系統(tǒng)初始化，開啟串口接收中斷子程序。 ②判斷FIF0中數(shù)據(jù)是否已經(jīng)排好序，若沒有排好，則重復(fù)步驟②。若已經(jīng)排好，則 進(jìn)入步驟③。 ③將數(shù)據(jù)按IEC 60044-8規(guī)定的FT3幀格式由Nios II處理器1#控制UART控制 器15#經(jīng)光纖口 15發(fā)送。即以曼徹斯特碼傳輸，速率為5Mbit/S。
(6)以太網(wǎng)接收/發(fā)送過程 ①初始化以太網(wǎng)控制器ll，控制器芯片選用LAN9215，設(shè)置工作方式。 ②初始化協(xié)議棧。協(xié)議棧使用目前在嵌入式應(yīng)用中已經(jīng)很成熟的uIP(由于其是
針對8位處理器的，故需將其修改為16位) ③Nios I 1處理器1#判斷是否收到數(shù)據(jù)，若收到則進(jìn)入步驟 ;若沒收到，則判 斷是否接收到發(fā)送數(shù)據(jù)命令，若有發(fā)送數(shù)據(jù)命令，則按IEC61850-9-2規(guī)約規(guī)定的幀格式由 Nios II處理器1#控制以太網(wǎng)控制邏輯11#、以太網(wǎng)控制器11、以太網(wǎng)驅(qū)動器12經(jīng)光纖口 16發(fā)送，若沒有，則重復(fù)步驟③。
讀取數(shù)據(jù)。 (7) IEEE 1588時鐘同步(需要上述說述的合并單元兩個，分別作為主、從設(shè)備)
①主設(shè)備通過以太網(wǎng)向從設(shè)備廣播發(fā)送IEEE 1588 Sync報文，同時記錄該報文實 際離開主設(shè)備的準(zhǔn)確時刻t。； ②從設(shè)備通過以太網(wǎng)控制芯片(物理層)接收IEEE 1588報文。判斷是否為Sync 報文，若為Sync報文則記錄該報文到達(dá)的準(zhǔn)確時刻 ③主設(shè)備將記錄的Sync報文離開的準(zhǔn)確時刻t。通過FolloW_Up報文廣播給從設(shè) 備。則從設(shè)備與主設(shè)備的時鐘偏移為t「t。-t' (t':線路延時)。 ④從設(shè)備向主設(shè)備以點對點的方式發(fā)出傳輸延時測量請求報文Delay—Req。從設(shè) 備記錄該報文離開的準(zhǔn)確時刻t2。 ⑤主設(shè)備監(jiān)測該報文到達(dá)的準(zhǔn)確時刻t3，并在Delay—Resp報文中將使時刻t3發(fā) 回。則線路延時t' = (WVt2)/2。
權(quán)利要求
一種基于軟核的光電電流互感器合并單元，由主處理器FPGA芯片(3)及外圍電路組成，外圍電路由電源模塊(1)，ARM芯片(2)，LCD顯示屏(4)，PS2鍵盤(5)，EPCS 16芯片(6)，JTAG下載口(7)，JTAG調(diào)試口(8)，F(xiàn)LASH芯片(9)，SDRAM芯片(10)，以太網(wǎng)控制器(11)，以太網(wǎng)驅(qū)動器(12)，晶振(13)，光纖口(14，15，16)組成，電源模塊(1)用于對整個系統(tǒng)進(jìn)行供電；ARM芯片(2)用于做人機接口界面；LCD顯示屏(4)與主處理器FPGA芯片(3)相連，用于顯示經(jīng)主處理器FPGA芯片(3)處理后的電流、電壓數(shù)值；PS2鍵盤(5)與主處理器FPGA芯片(3)相連，用于對主處理器FPGA芯片(3)配置數(shù)據(jù)；EPCS16芯片(6)與主處理器FPGA芯片(3)相連，用于存儲主程序，復(fù)位時主處理器FPGA芯片(3)將首先執(zhí)行EPCS16芯片(6)中的程序；JTAG下載口(7)與EPCS16芯片(6)相連，由SOPC Bilder生成的硬件系統(tǒng)及應(yīng)用程序通過該口下載到EPCS16芯片(6)中；JTAG調(diào)試口(8)與主處理器FPGA芯片(3)相連，用于在線調(diào)試系統(tǒng)；FLASH芯片(9)與主處理器FPGA芯片(3)相連，系統(tǒng)掉電時，存儲于FLASH芯片(9)中的數(shù)據(jù)和程序不會消失；SDRAM芯片(10)與主處理器FPGA芯片(3)相連，用于保存光纖(14)接收到的電流、電壓、狀態(tài)數(shù)據(jù)；以太網(wǎng)控制器(11)與主處理器FPGA芯片(3)相連，用于將經(jīng)過傳輸層、網(wǎng)絡(luò)層封包后的IP數(shù)據(jù)包進(jìn)行以太網(wǎng)封包，封裝靈活配置的太網(wǎng)幀即IEC 61850-9-2報文；以太網(wǎng)驅(qū)動器(12)與主處理器FPGA芯片(3)及以太網(wǎng)控制器(11)相連，其內(nèi)置高精度IEEE 1588時鐘，用于網(wǎng)絡(luò)對時；晶振(13)用于為整個系統(tǒng)提供時鐘；主處理器FPGA芯片(3)與光纖口(14、15、16)相連，用于接收經(jīng)過光纖口(14)上傳輸過來的電流、電壓信號，經(jīng)插值計算、數(shù)字濾波、數(shù)字積分及數(shù)字定標(biāo)運算后分別通過光纖口(15)以IEC 60044-8規(guī)定的FT3幀格式及通過光纖口(16)以IEC 61850-9-2格式發(fā)送。
2. 根據(jù)權(quán)利要求1所述的基于軟核的光電電流互感器合并單元，其特征在于，主處理 器FPGA芯片(3)上構(gòu)建了 S0PC硬件系統(tǒng)，所述的S0PC系統(tǒng)包括Avalon總線模塊(7#)，所述Avalon總線模塊(7#)是外設(shè)(1#， 2#， 3#， 4#， 5#， 6#， 9#， 10#， 11#， 12#， 13#， 14#， 15#)之間通信的主要信道，由各類控制、數(shù)據(jù)和地址信號及仲裁邏 輯組成；Nios II處理器核(1#)為32位的可配置軟核處理器在Altera公司提供的Nios IIIDE集成開發(fā)環(huán)境下可完成合并單元的軟件開發(fā)任務(wù)；系統(tǒng)用定時器(2#)用來生成中斷請求信號或用內(nèi)部控制位進(jìn)行中斷屏蔽； 片上R0M(3ft)內(nèi)存儲監(jiān)控(GERMS)程序，片上ROM(3ft)的首地址設(shè)置為系統(tǒng)PC指針地址，系統(tǒng)上電運行后就首先運行GERMS程序，通過GERMS程序完成一些初始化過程并引導(dǎo)整個啟動流程；LCD控制器(4#)通過主處理器FPGA芯片(3)的引腳與LCD顯示屏(4)的引腳相連，向 LCD顯示屏(4)寫數(shù)據(jù)；PIO 口 (5#)通過主處理器FPGA芯片(3)的引腳與PS2鍵盤(5)的引腳相連，用于接收 PS2鍵盤(5)發(fā)送過來的配置信息；EPCS控制器(6#)通過主處理器FPGA芯片(3)的引腳與EPCS 16芯片(6)的引腳相 連，Nios II系統(tǒng)可由此向EPCS芯片(6)存入程序源代碼、存儲非易失性的程序和數(shù)據(jù)以 及管理主處理器FPGA芯片(3)的配置數(shù)據(jù)；三態(tài)橋(8#)創(chuàng)建了一個片外存儲器總線，Nios 11(1#)通過Avalon總線(7#)及三態(tài)橋(8#)上的Flash控制邏輯(9#)、SDRAM控制邏輯(10#)及以太網(wǎng)控制邏輯(11#)分別對 Flash芯片(9)、 SDRAM芯片(10)及以太網(wǎng)控制器芯片(11)進(jìn)行控制，允許共享片外存儲 器總線的地址線和數(shù)據(jù)線，但需提供獨立的片選、讀/寫控制信號；精確時鐘標(biāo)記單元(12#)由硬件描述語言VHDL開發(fā)，通過主處理器FPGA芯片(3)的 引腳與以太網(wǎng)控制器(II)及以太網(wǎng)驅(qū)動器(12)的MII接口相連；同步脈沖產(chǎn)生模塊(13#)通過主處理器FPGA芯片(3)的引腳與晶振(13)相連，通過 分頻得到秒脈沖；UART控制器(14#)通過主處理器FPGA芯片(3)的引腳與光纖口 (14)相連，接收光纖 口傳送過來的6路高壓側(cè)電流、電壓及狀態(tài)信號；UART控制器(15#)通過主處理器FPGA芯片(3)的引腳與光纖口 (15)相連，將經(jīng)數(shù)字 處理后的數(shù)據(jù)以FT3幀格式發(fā)送；系統(tǒng)中的NiosII處理器(1#)通過Avalon總線(7#)讀取UART控制器(14#)中的寄 存器值后，由Nios II處理器(1#)控制SDRAM控制器(10#)將通過Avalon總線(7#)傳送 過來的數(shù)據(jù)將寫入SDRAM(IO)中，然后Nios II處理器(1#)通過Avalon總線(7#)讀取 SDRAM(IO)中的數(shù)據(jù)，將其進(jìn)行插值計算、數(shù)字濾波、數(shù)字積分、數(shù)字定標(biāo)后由Nios II處理 器(1#)分別控制以太網(wǎng)控制邏輯(11#)及UART控制器(15#)，以太網(wǎng)控制邏輯(11#)控制 以太網(wǎng)控制器(11)、以太網(wǎng)驅(qū)動器(12)將經(jīng)數(shù)字處理后的數(shù)據(jù)以IEC 61850-9-2報文發(fā) 送，UART控制器(15#)將經(jīng)數(shù)字處理后的數(shù)據(jù)以IEC 60044-8規(guī)定的FT3報文發(fā)送。
全文摘要
一種基于軟核的光電電流互感器合并單元，由主處理器FPGA芯片及外圍電路組成，外圍電路由電源模塊，ARM芯片，LCD顯示屏，PS2鍵盤，EPCS16芯片，JTAG下載口，JTAG調(diào)試口，F(xiàn)LASH芯片，SDRAM芯片，以太網(wǎng)控制器，以太網(wǎng)驅(qū)動器，晶振，光纖口組成。主處理器FPGA芯片用于接收經(jīng)過光纖口上傳輸過來的電流、電壓信號，經(jīng)插值計算、數(shù)字濾波、數(shù)字積分及數(shù)字定標(biāo)運算后分別通過光纖口以IEC 60044-8規(guī)定的FT3幀格式及通過光纖口以IEC 61850-9-2格式發(fā)送。
文檔編號H02J13/00GK101795019SQ201010018218
公開日2010年8月4日 申請日期2010年1月19日 優(yōu)先權(quán)日2010年1月19日
發(fā)明者姚靜, 朱斌, 梅軍, 鄭建勇, 鐘天成, 黃燦 申請人:東南大學(xué)