屏蔽柵溝槽mosfet的制造方法
【專利摘要】本發(fā)明公開了一種屏蔽柵溝槽MOSFET的制造方法，包括步驟：形成硬質(zhì)掩模層并定義出柵極形成區(qū)域；采用各向異性加各向同性刻蝕形成頂部溝槽；形成氧化阻擋層；對氧化阻擋層進行回刻，之后進行各向異性刻蝕形成底部溝槽；進行熱氧化自對準形成底部氧化層；去除氧化阻擋層；形成柵介質(zhì)層；形成第一多晶硅層；對第一多晶硅層進行回刻，回刻后第一多晶硅層分別組成多晶硅柵和底部屏蔽多晶硅；形成多晶硅間隔離介質(zhì)層；對多晶硅間隔離介質(zhì)層進行回刻；形成第二多晶硅層并和底部屏蔽多晶硅疊加形成屏蔽多晶硅。本發(fā)明能在降低器件的閾值電壓的同時降低器件的柵源漏電。
【專利說明】
屏蔽柵溝槽MOSFET的制造方法
技術領域
[0001] 本發(fā)明涉及一種半導體集成電路制造方法，特別是涉及一種屏蔽柵(Shield Gate Trench，SGT)溝槽MOSFET的制造方法。
【背景技術】
[0002] 如圖IA至圖IN所示，是現(xiàn)有屏蔽柵溝槽MOSFET的制造方法各步驟中的器件結(jié)構示 意圖；這種方法是采用自下而上的方法形成具有屏蔽柵的溝槽分離側(cè)柵結(jié)構，包括如下步 驟：
[0003]步驟一、如圖IA所不，提供一半導體襯底如娃襯底101;在半導體襯底101的表面形 成硬質(zhì)掩模層102,硬質(zhì)掩模層102能采用氧化層，或采用氧化層加氮化層。
[0004] 如圖IB所示，之后采用光刻工藝對硬質(zhì)掩模層102進行刻蝕定義出柵極形成區(qū)域， 之后再以硬質(zhì)掩模層102為掩模對半導體襯底101進行刻蝕形成溝槽103。
[0005] 步驟二、如圖IC所示，在溝槽103的側(cè)面和底部表面形成氧化層104。
[0006] 步驟三、如圖ID所示，在所述溝槽103中填充源多晶硅105,該源多晶硅105即為屏 蔽多晶硅，源多晶硅105-般和源極相連，用于形成屏蔽柵。
[0007] 步驟四、如圖IE所示，對源多晶硅105進行回刻，該回刻將溝槽103外的源多晶硅 105都去除，溝槽103內(nèi)的源多晶硅105頂部和半導體襯底101相平。
[0008] 如圖IF所示，將溝槽103頂部區(qū)域的氧化層104去除。
[0009] 步驟五、如圖IG所示，進行熱氧化工藝同時形成柵氧化層106a和多晶硅間隔離介 質(zhì)層106b。
[0010] 如圖IH所示，形成多晶硅柵107,多晶硅柵107即為溝槽柵。
[0011] 如圖II所示，對多晶硅柵107進行回刻，回刻后的多晶硅柵107僅位于溝槽103頂部 的源多晶硅105兩側(cè)；由此可知，同一溝槽103的兩側(cè)面之間的多晶硅柵107呈分離結(jié)構，為 了和完全填充于溝槽頂部的多晶硅柵組成的溝槽柵相區(qū)別，將這種形成于溝槽側(cè)壁的具有 分離式結(jié)構的溝槽柵稱為溝槽分離側(cè)柵。
[0012 ] 步驟六、如圖11所示，形成阱區(qū)108，源區(qū)109。
[0013] 如圖IJ所示，形成層間膜110，接觸孔，標記11 Ia所對應的接觸孔對應于未填充金 屬之前的結(jié)構。較佳為，在刻蝕形成接觸孔Illa之后，還需要在源區(qū)109頂部所對應的接觸 孔Illa的底部形成阱區(qū)接觸區(qū)。
[0014] 如圖IK所示，之后在接觸孔Illa中填充金屬，填充金屬后的接觸孔用標記111標 不。
[0015]如圖IL所示，開多成正面金屬層112。
[0016] 如圖IM所示，采用光刻刻蝕工藝對正面金屬層112進行圖形化分別形成源極和柵 極，其中源極通過接觸孔和底部的源區(qū)109、阱區(qū)接觸區(qū)109以及源多晶硅105接觸，柵極通 過接觸孔和多晶硅柵107接觸。
[0017] 如圖IN所示，之后形成在半導體襯底101的背面形成漏區(qū)和背面金屬層113,由背 面金屬層113組成漏極。
[0018] 現(xiàn)有方法中，多晶硅柵107的一個側(cè)面通過柵氧化層106a和阱區(qū)108隔離，阱區(qū)108 的被多晶硅柵107側(cè)面覆蓋的表面用于形成溝道。由圖IN所示可知，上述現(xiàn)有方法形成的多 晶硅柵107僅位于溝槽頂部的側(cè)壁，這種具有側(cè)壁多晶硅結(jié)構的垂直器件能夠增加工作電 流;同時源多晶硅105填充于整個溝槽中，源多晶硅105能形成良好的屏蔽，具有較小的底部 電容，從而能減少源漏或柵漏的輸入電容，提高頻率特性。
[0019] 由上可知，上述具有側(cè)壁多晶硅結(jié)構的多晶硅柵為具有屏蔽柵的分離側(cè)柵結(jié)構的 溝槽柵MOSFET器件，或稱左右結(jié)構的屏蔽柵溝槽M0SFET，在現(xiàn)有形成工藝方法中是使用自 底向上的工藝實現(xiàn)方法，由圖IG所示可知柵氧化層106a以及屏蔽柵的隔離介質(zhì)層即多晶硅 間隔離介質(zhì)層l〇6b同時形成，這樣柵極氧化層106a就決定了溝槽柵即多晶硅柵107和屏蔽 柵即源多晶硅105之間的隔離水平，當柵氧化層106a厚度較薄時，容易造成柵源之間的漏 電，這樣就束縛了該結(jié)構在低閾值電壓器件中的應用。由此可知，為了得到低閾值電壓器 件，就需要采用較薄的柵氧化層l〇6a，而較薄的柵氧化層106a會同時使多晶硅間隔離介質(zhì) 層l〇6b的厚度降低從而增加柵源之間的漏電，所以現(xiàn)有方法無法解決降低閾值電壓和降低 柵源漏電之間的矛盾。
【發(fā)明內(nèi)容】
[0020] 本發(fā)明所要解決的技術問題是提供一種屏蔽柵溝槽MOSFET的制造方法，能在降低 器件的閾值電壓的同時降低器件的柵源漏電。
[0021] 為解決上述技術問題，本發(fā)明提供的屏蔽柵溝槽MOSFET的制造方法的柵極結(jié)構采 用如下步驟形成：
[0022] 步驟一、提供一半導體襯底，所述半導體襯底表面形成硬質(zhì)掩模層，采用光刻工藝 定義出柵極形成區(qū)域，采用刻蝕工藝將所述柵極形成區(qū)域的所述硬質(zhì)掩模層去除。
[0023]步驟二、以刻蝕后的所述硬質(zhì)掩模層為掩模對所述半導體襯底進行第一次各向異 性刻蝕形成頂部溝槽，在所述第一次各向異性刻蝕之后進行對所述半導體襯底進行第二次 各向同性刻蝕，所述第二次各向同性刻蝕將所述頂部溝槽的寬度刻蝕到大于所述硬質(zhì)掩模 層所走乂的開口寬度。
[0024] 步驟三、在所述頂部溝槽的內(nèi)側(cè)表面形成氧化阻擋層，所述氧化阻擋層還還延伸 到所述頂部溝槽外的所述硬質(zhì)掩模層的表面。
[0025] 步驟四、對所述氧化阻擋層進行回刻，該回刻工藝將所述頂部溝槽底部表面和所 述頂部溝槽外部的所述硬質(zhì)掩模層表面的所述氧化阻擋層去除，所述回刻工藝后所述頂部 溝槽側(cè)面的所述氧化阻擋層保留。
[0026] 以所述硬質(zhì)掩模層為掩模對所述頂部溝槽底部的所述半導體襯底進行第三次各 向異性刻蝕形成底部溝槽。
[0027] 步驟五、進行熱氧化在所述底部溝槽的底部表面和側(cè)面自對準形成底部氧化層， 在所述底部氧化層的熱氧化過程中所述氧化阻擋層對所述頂部溝槽的側(cè)面的所述半導體 襯底進行保護。
[0028]步驟六、去除所述氧化阻擋層。
[0029]步驟七、在所述頂部溝槽的側(cè)面形成柵介質(zhì)層。
[0030] 步驟八、進行第一次多晶硅生長形成第一多晶硅層，所述第一多晶硅層將形成有 所述底部氧化層的所述底部溝槽完成填充，在所述頂部溝槽中所述第一多晶硅層位于所述 柵介質(zhì)層的側(cè)面且位于所述頂部溝槽兩側(cè)的所述第一多晶硅層之間具有間距，所述所述第 一多晶硅層也延伸到所述頂部溝槽外的所述硬質(zhì)掩模層表面。
[0031] 步驟九、對所述第一多晶硅層進行回刻，該回刻工藝將位于所述底部溝槽中的所 述第一多晶硅層刻蝕到低于所述底部氧化層的頂部位置且同時將位于所述頂部溝槽外的 所述第一多晶硅層去除，由回刻之后位于所述頂部溝槽側(cè)面的所述第一多晶硅層組成多晶 硅柵，由回刻之后填充于所述底部溝槽中所述第一多晶硅層組成底部屏蔽多晶硅。
[0032] 步驟十、形成多晶硅間隔離介質(zhì)層，所述多晶硅間隔離介質(zhì)層形成于所述多晶硅 柵的側(cè)面和所述底部屏蔽多晶硅的表面，所述多晶硅間隔離介質(zhì)層還延伸到所述頂部溝 槽外的所述硬質(zhì)掩模層表面。
[0033] 步驟十一、對所述多晶硅間隔離介質(zhì)層進行回刻，該回刻工藝將位于所述底部屏 蔽多晶硅的表面的所述多晶硅間隔離介質(zhì)層去除。
[0034] 步驟十二、進行第二次多晶硅生長形成第二多晶硅層，所述第二多晶硅層將所述 底部屏蔽多晶硅頂部的溝槽完全填充并組成頂部屏蔽多晶硅，所述頂部屏蔽多晶硅和所述 底部屏蔽多晶硅相接觸組成屏蔽多晶硅。
[0035] 進一步的改進是，柵極結(jié)構形成之后，還包括如下步驟：
[0036] 步驟十三、將所述頂部溝槽外的所述第二多晶硅層、所述所述多晶硅間隔離介質(zhì) 層和所述硬質(zhì)掩模層都去除并將所述半導體襯底表面露出。
[0037] 步驟十四、進行離子注入在所述半導體襯底中形成阱區(qū)；進行重摻雜的源注入在 所述阱區(qū)表面形成源區(qū)；對所述阱區(qū)和所述源區(qū)進行熱退火推進工藝。
[0038]步驟十五、在所述半導體襯底正面形成層間膜、接觸孔和正面金屬層，對所述正面 金屬層進行光刻刻蝕形成源極和柵極，所述源極通過接觸孔和所述源區(qū)以及所述屏蔽多晶 硅接觸，所述柵極通過接觸孔和所述所述多晶硅柵接觸。
[0039] 步驟十六、對所述半導體襯底背面進行減薄并形成重摻雜的漏區(qū)，在所述漏區(qū)的 背面形成背面金屬層作為漏極。
[0040] 進一步的改進是，所述半導體襯底為硅襯底，在所述硅襯底表面形成有硅外延層， 所述頂部溝槽和所述底部溝槽都位于所述硅外延層內(nèi)。
[0041] 進一步的改進是，步驟一中所述硬質(zhì)掩模層由氧化層組成。
[0042]進一步的改進是，步驟三中所述氧化阻擋層由依次疊加的第一氧化層和第二氮化 層組成。
[0043] 進一步的改進是，步驟七中所述柵介質(zhì)層為柵氧化層。
[0044] 進一步的改進是，所述柵氧化層采用熱氧化工藝形成。
[0045] 進一步的改進是，步驟十中所述多晶硅間隔離介質(zhì)層由氧化層組成。
[0046] 進一步的改進是，所述多晶硅間隔離介質(zhì)層采用熱氧化工藝形成。
[0047] 進一步的改進是，步驟十五中所述接觸孔的開口形成后、金屬填充前，還包括在和 所述源區(qū)相接觸的接觸孔的底部進行重摻雜注入形成阱區(qū)接觸區(qū)的步驟。
[0048] 本發(fā)明柵極結(jié)構通過自頂而下的工藝流程形成，位于頂部溝槽側(cè)面的頂部的柵介 質(zhì)層先形成，之后采用相同的多晶硅淀積工藝并回刻后同時形成多晶硅柵和底部屏蔽多 晶硅，之后再在多晶硅柵的側(cè)面獨立形成多晶硅間隔離介質(zhì)層，由此可知本發(fā)明實現(xiàn)了柵 介質(zhì)層和多晶硅間隔離介質(zhì)層之間的分開形成，這樣柵介質(zhì)層和多晶硅間隔離介質(zhì)層的厚 度各自獨立，本發(fā)明能夠通過降低柵介質(zhì)層的厚度而得到低閾值電壓器件，同時能夠通過 增加多晶硅間隔離介質(zhì)層來降低柵源之間的漏電，所以本發(fā)明消除了現(xiàn)有方法在降低閾值 電壓和降低柵源漏電之間具有矛盾的問題，使得本發(fā)明能在降低器件的閾值電壓的同時降 低器件的柵源漏電。
[0049] 本發(fā)明的頂部溝槽和底部溝槽都采用相同的硬質(zhì)掩模層定義，具有自對準結(jié)構， 不僅能夠?qū)崿F(xiàn)頂部溝槽和底部溝槽的良好對準，還不需要增加額外的光刻工藝，所以本發(fā) 明具有較低的工藝成本。
[0050] 另外，本發(fā)明的屏蔽多晶硅由底部屏蔽多晶硅和頂部屏蔽多晶硅疊加而成，通常， 由頂部溝槽和底部溝槽疊加形成的溝槽為具有較大深度的深溝槽，相對于一次多晶硅填充 深溝槽，本發(fā)明采用兩次多晶硅填充深溝槽的方法能夠得到更好的填充效果，使得屏蔽多 晶娃的質(zhì)量更佳。另外，由于本發(fā)明中的底部屏蔽多晶娃和多晶娃概米用相同的多晶娃淀 積形成，屏蔽多晶硅分兩次多晶硅填充實現(xiàn)不會帶來額外的工藝成本。
【附圖說明】
[0051] 下面結(jié)合附圖和【具體實施方式】對本發(fā)明作進一步詳細的說明：
[0052] 圖IA-圖IN是現(xiàn)有屏蔽柵溝槽MOSFET的制造方法各步驟中的器件結(jié)構示意圖； [0053]圖2是本發(fā)明實施例方法流程圖；
[0054]圖3A-圖3T是本發(fā)明實施例方法各步驟中的器件結(jié)構示意圖。
【具體實施方式】
[0055]如圖2所示，是本發(fā)明實施例方法流程圖；如圖3A至圖3T所示，是本發(fā)明實施例方 法各步驟中的器件結(jié)構示意圖。本發(fā)明實施例屏蔽柵溝槽MOSFET的制造方法的柵極結(jié)構采 用如下步驟形成：
[0056]步驟一、如圖3A所示，提供一半導體襯底1，所述半導體襯底1表面形成硬質(zhì)掩模層 201 〇
[0057]本發(fā)明實施例中，所述半導體襯底1為硅襯底，在所述硅襯底表面形成有硅外延 層，后續(xù)形成的頂部溝槽202和底部溝槽205都位于所述硅外延層內(nèi)。
[0058]所述硬質(zhì)掩模層201由氧化層組成。
[0059] 如圖3B所示，采用光刻工藝定義出柵極形成區(qū)域，采用刻蝕工藝將所述柵極形成 區(qū)域的所述硬質(zhì)掩模層201去除。
[0060] 步驟二、如圖3B所示，以刻蝕后的所述硬質(zhì)掩模層201為掩模對所述半導體襯底1 進行第一次各向異性刻蝕形成頂部溝槽202。
[0061] 如圖3C所示，在所述第一次各向異性刻蝕之后進行對所述半導體襯底1進行第二 次各向同性刻蝕，所述第二次各向同性刻蝕將所述頂部溝槽202的寬度刻蝕到大于所述硬 質(zhì)掩模層201所定義的開口寬度。
[0062]步驟三、如圖3D所示，在所述頂部溝槽202的內(nèi)側(cè)表面形成氧化阻擋層，所述氧化 阻擋層還還延伸到所述頂部溝槽202外的所述硬質(zhì)掩模層201的表面。
[0063] 本發(fā)明實施例中，所述氧化阻擋層由依次疊加的第一氧化層203和第二氮化層204 組成。
[0064] 步驟四、如圖3E所示，對所述氧化阻擋層進行回刻，該回刻工藝將所述頂部溝槽 202底部表面和所述頂部溝槽202外部的所述硬質(zhì)掩模層201表面的所述氧化阻擋層去除， 所述回刻工藝后所述頂部溝槽202側(cè)面的所述氧化阻擋層保留。
[0065]以所述硬質(zhì)掩模層201為掩模對所述頂部溝槽202底部的所述半導體襯底1進行第 三次各向異性刻蝕形成底部溝槽205。
[0066]步驟五、如圖3F所示，進行熱氧化在所述底部溝槽205的底部表面和側(cè)面自對準形 成底部氧化層2,在所述底部氧化層2的熱氧化過程中所述氧化阻擋層對所述頂部溝槽202 的側(cè)面的所述半導體襯底1進行保護。
[0067]步驟六、如圖3G所示，去除所述氧化阻擋層。
[0068]步驟七、如圖3H所示，在所述頂部溝槽202的側(cè)面形成柵介質(zhì)層3。
[0069] 本發(fā)明實施例中，所述柵介質(zhì)層3為柵氧化層。較佳為，所述柵氧化層采用熱氧化 工藝形成。
[0070] 步驟八、如圖3H所示，進行第一次多晶硅生長形成第一多晶硅層206,所述第一多 晶硅層206將形成有所述底部氧化層2的所述底部溝槽205完成填充，在所述頂部溝槽202中 所述第一多晶硅層206位于所述柵介質(zhì)層3的側(cè)面且位于所述頂部溝槽202兩側(cè)的所述第一 多晶硅層206之間具有間距，所述所述第一多晶硅層206也延伸到所述頂部溝槽202外的所 述硬質(zhì)掩模層201表面。
[0071]步驟九、如圖31所示，對所述第一多晶硅層206進行回刻，該回刻工藝將位于所述 底部溝槽205中的所述第一多晶硅層206刻蝕到低于所述底部氧化層2的頂部位置且同時 將位于所述頂部溝槽202外的所述第一多晶硅層206去除，由回刻之后位于所述頂部溝槽 202側(cè)面的所述第一多晶硅層206組成多晶硅柵5,由回刻之后填充于所述底部溝槽205中所 述第一多晶硅層206組成底部屏蔽多晶硅4a。
[0072] 步驟十、如圖3J所示，形成多晶硅間隔離介質(zhì)層6,所述多晶硅間隔離介質(zhì)層6形成 于所述多晶硅柵5的側(cè)面和所述底部屏蔽多晶硅4a的表面，所述多晶硅間隔離介質(zhì)層6還延 伸到所述頂部溝槽202外的所述硬質(zhì)掩模層201表面。
[0073] 本發(fā)明實施例中，所述多晶硅間隔離介質(zhì)層6由氧化層組成。較佳為，所述多晶硅 間隔離介質(zhì)層6采用熱氧化工藝形成。
[0074]步驟十一、如圖3K所示，對所述多晶硅間隔離介質(zhì)層6進行回刻，該回刻工藝將位 于所述底部屏蔽多晶硅4a的表面的所述多晶硅間隔離介質(zhì)層6去除。
[0075]步驟十二、如圖3L所示，進行第二次多晶硅生長形成第二多晶硅層207,所述第二 多晶硅層207將所述底部屏蔽多晶硅4a頂部的溝槽完全填充并組成頂部屏蔽多晶硅4b。
[0076] 步驟十三、如圖3M所示，進行多晶硅回刻將所述頂部溝槽202外的所述第二多晶硅 層207去除，所述頂部屏蔽多晶硅4b和所述底部屏蔽多晶硅4a相接觸組成屏蔽多晶硅4。
[0077] 如圖3N所示，所述所述多晶硅間隔離介質(zhì)層6和所述硬質(zhì)掩模層201都去除并將所 述半導體襯底1表面露出。
[0078] 步驟十四、如圖30所示，進行離子注入在所述半導體襯底1中形成阱區(qū)7;進行重摻 雜的源注入在所述阱區(qū)7表面形成源區(qū)8;對所述阱區(qū)7和所述源區(qū)8進行熱退火推進工藝。
[0079]步驟十五、如圖3P所示，在所述半導體襯底1正面形成層間膜9。
[0080]如圖3Q所示，進行光刻刻蝕形成穿過所述層間膜9的接觸孔10a，標記IOa表示填充 金屬之前的接觸孔。
[0081] 較佳為，所述接觸孔IOa的開口形成后、后續(xù)金屬填充前，還包括在和所述源區(qū)8相 接觸的接觸孔IOa的底部進行重摻雜注入形成第阱區(qū)接觸區(qū)的步驟。
[0082] 如圖3R所示，在接觸孔IOa中填充金屬，填充金屬后的接觸孔用標記10表示。
[0083]如圖3S所示，形成正面金屬層11，對所述正面金屬層11進行光刻刻蝕形成源極和 柵極，所述源極通過接觸孔10和所述源區(qū)8以及所述屏蔽多晶硅4接觸，所述柵極通過接觸 孔10和所述所述多晶硅柵5接觸。
[0084]步驟十六、如圖3T所示，對所述半導體襯底1背面進行減薄并形成重摻雜的漏區(qū)， 在所述漏區(qū)的背面形成背面金屬層12作為漏極。
[0085]本發(fā)明實施例中柵極結(jié)構通過自頂而下的工藝流程形成，先形成頂部溝槽202、再 形成底部溝槽205,之后依次形成底部氧化層2和柵介質(zhì)層3,之后同時淀積第一多晶硅層 206并回刻同時形成多晶硅柵5和底部屏蔽多晶硅4a，之后再形成多晶硅間隔離介質(zhì)層6和 頂部屏蔽多晶硅4b，由底部屏蔽多晶硅4a和頂部屏蔽多晶硅4b疊加形成屏蔽多晶硅4?？?知，本發(fā)明實施例中柵介質(zhì)層3和多晶硅間隔離介質(zhì)層6是分開形成的，柵介質(zhì)層3和多晶硅 間隔離介質(zhì)層6的厚度各自獨立，本發(fā)明實施例能夠通過降低柵介質(zhì)層3的厚度而得到低閾 值電壓器件，同時能夠通過增加多晶硅間隔離介質(zhì)層6來降低柵源之間的漏電，所以本發(fā)明 實施例方法消除了現(xiàn)有方法在降低閾值電壓和降低柵源漏電之間具有矛盾的問題，使得本 發(fā)明實施例方法能在降低器件的閾值電壓的同時降低器件的柵源漏電。
[0086]表 1
[0088] 如圖表1所示，為選取自底向上工藝方法即現(xiàn)有方法和自頂向下工藝方法即本發(fā) 明實施例方法制作的屏蔽柵溝槽MOSFET的柵漏漏電的比較，兩種方法中，柵介質(zhì)層都采用 柵氧化層，通過熱氧化工藝形成，為了便于比較，令兩個工藝方法中的柵氧化層的厚度都為 450 A,這樣現(xiàn)有方法中多晶硅間隔離介質(zhì)層將會和柵氧化層采用相同的熱氧化工藝形成， 由于多晶硅間隔離介質(zhì)層是對多晶硅氧化形成的，故厚度會大于450埃，表1中為675埃;而 本發(fā)明實施例方法中多晶硅間隔離介質(zhì)層的形成不再受限于柵氧化層的形成工藝，故多晶 硅間隔離介質(zhì)層的厚度可自由選擇，表1中多晶硅間隔離介質(zhì)層的厚度選擇2000埃。之后進 行柵源漏電測量可知，加電壓20V時，現(xiàn)有方法形成的器件的柵源漏電為5E-7A，本發(fā)明實施 例方法形成的器件的柵源漏電為1E-9A，可見，采用自底向上的現(xiàn)有方法形成的屏蔽柵溝槽 MOSFET器件比采用自頂向下的本發(fā)明實施例方法形成的屏蔽柵溝槽MOSFET器件的柵源漏 電高出500倍。
[0089] 本發(fā)明實施例方法中的頂部溝槽202和底部溝槽205都采用相同的硬質(zhì)掩模層 201定義，具有自對準結(jié)構，不僅能夠?qū)崿F(xiàn)頂部溝槽202和底部溝槽205的良好對準，還不需 要增加額外的光刻工藝，所以本發(fā)明實施例方法具有較低的工藝成本。
[0090] 另外，本發(fā)明實施例方法中的屏蔽多晶硅4由底部屏蔽多晶硅4a和頂部屏蔽多晶 硅4b疊加而成，通常，由頂部溝槽202和底部溝槽205疊加形成的溝槽為具有較大深度的深 溝槽，相對于一次多晶硅填充深溝槽，本發(fā)明實施例方法采用兩次多晶硅填充深溝槽的方 法能夠得到更好的填充效果，使得屏蔽多晶硅4的質(zhì)量更佳。另外，由于本發(fā)明實施例方法 中的底部屏蔽多晶娃4a和多晶娃概5米用相同的多晶娃淀積形成，屏蔽多晶娃4分兩次多晶 硅填充實現(xiàn)不會帶來額外的工藝成本。
[0091] 以上通過具體實施例對本發(fā)明進行了詳細的說明，但這些并非構成對本發(fā)明的限 制。在不脫離本發(fā)明原理的情況下，本領域的技術人員還可做出許多變形和改進，這些也應 視為本發(fā)明的保護范圍。
【主權項】
1. 一種屏蔽柵溝槽MOSFET的制造方法，其特征在于，柵極結(jié)構采用如下步驟形成： 步驟一、提供一半導體襯底，所述半導體襯底表面形成硬質(zhì)掩模層，采用光刻工藝定義 出柵極形成區(qū)域，采用刻蝕工藝將所述柵極形成區(qū)域的所述硬質(zhì)掩模層去除； 步驟二、以刻蝕后的所述硬質(zhì)掩模層為掩模對所述半導體襯底進行第一次各向異性刻 蝕形成頂部溝槽，在所述第一次各向異性刻蝕之后進行對所述半導體襯底進行第二次各向 同性刻蝕，所述第二次各向同性刻蝕將所述頂部溝槽的寬度刻蝕到大于所述硬質(zhì)掩模層所 定義的開口寬度； 步驟三、在所述頂部溝槽的內(nèi)側(cè)表面形成氧化阻擋層，所述氧化阻擋層還還延伸到所 述頂部溝槽外的所述硬質(zhì)掩模層的表面； 步驟四、對所述氧化阻擋層進行回刻，該回刻工藝將所述頂部溝槽底部表面和所述頂 部溝槽外部的所述硬質(zhì)掩模層表面的所述氧化阻擋層去除，所述回刻工藝后所述頂部溝槽 側(cè)面的所述氧化阻擋層保留； 以所述硬質(zhì)掩模層為掩模對所述頂部溝槽底部的所述半導體襯底進行第三次各向異 性刻蝕形成底部溝槽； 步驟五、進行熱氧化在所述底部溝槽的底部表面和側(cè)面自對準形成底部氧化層，在所 述底部氧化層的熱氧化過程中所述氧化阻擋層對所述頂部溝槽的側(cè)面的所述半導體襯底 進行保護； 步驟六、去除所述氧化阻擋層； 步驟七、在所述頂部溝槽的側(cè)面形成柵介質(zhì)層； 步驟八、進行第一次多晶硅生長形成第一多晶硅層，所述第一多晶硅層將形成有所述 底部氧化層的所述底部溝槽完成填充，在所述頂部溝槽中所述第一多晶硅層位于所述柵介 質(zhì)層的側(cè)面且位于所述頂部溝槽兩側(cè)的所述第一多晶硅層之間具有間距，所述所述第一多 晶硅層也延伸到所述頂部溝槽外的所述硬質(zhì)掩模層表面； 步驟九、對所述第一多晶硅層進行回刻，該回刻工藝將位于所述底部溝槽中的所述第 一多晶硅層刻蝕到低于所述底部氧化層的頂部位置且同時將位于所述頂部溝槽外的所述 第一多晶硅層去除，由回刻之后位于所述頂部溝槽側(cè)面的所述第一多晶硅層組成多晶硅 柵，由回刻之后填充于所述底部溝槽中所述第一多晶硅層組成底部屏蔽多晶硅； 步驟十、形成多晶硅間隔離介質(zhì)層，所述多晶硅間隔離介質(zhì)層形成于所述多晶硅柵的 側(cè)面和所述底部屏蔽多晶硅的表面，所述多晶硅間隔離介質(zhì)層還延伸到所述頂部溝槽外的 所述硬質(zhì)掩模層表面； 步驟十一、對所述多晶硅間隔離介質(zhì)層進行回刻，該回刻工藝將位于所述底部屏蔽多 晶硅的表面的所述多晶硅間隔離介質(zhì)層去除； 步驟十二、進行第二次多晶硅生長形成第二多晶硅層，所述第二多晶硅層將所述底部 屏蔽多晶硅頂部的溝槽完全填充并組成頂部屏蔽多晶硅，所述頂部屏蔽多晶硅和所述底部 屏蔽多晶硅相接觸組成屏蔽多晶硅。2. 如權利要求1所述的屏蔽柵溝槽MOSFET的制造方法，其特征在于：柵極結(jié)構形成之 后，還包括如下步驟： 步驟十三、將所述頂部溝槽外的所述第二多晶硅層、所述所述多晶硅間隔離介質(zhì)層和 所述硬質(zhì)掩模層都去除并將所述半導體襯底表面露出； 步驟十四、進行離子注入在所述半導體襯底中形成阱區(qū)；進行重摻雜的源注入在所述 阱區(qū)表面形成源區(qū)；對所述阱區(qū)和所述源區(qū)進行熱退火推進工藝； 步驟十五、在所述半導體襯底正面形成層間膜、接觸孔和正面金屬層，對所述正面金屬 層進行光刻刻蝕形成源極和柵極，所述源極通過接觸孔和所述源區(qū)以及所述屏蔽多晶硅接 觸，所述柵極通過接觸孔和所述所述多晶硅柵接觸； 步驟十六、對所述半導體襯底背面進行減薄并形成重摻雜的漏區(qū)，在所述漏區(qū)的背面 形成背面金屬層作為漏極。3. 如權利要求1或2所述的屏蔽柵溝槽MOSFET的制造方法，其特征在于:所述半導體襯 底為硅襯底，在所述硅襯底表面形成有硅外延層，所述頂部溝槽和所述底部溝槽都位于所 述娃外延層內(nèi)。4. 如權利要求1所述的屏蔽柵溝槽MOSFET的制造方法，其特征在于:步驟一中所述硬質(zhì) 掩模層由氧化層組成。5. 如權利要求1所述的屏蔽柵溝槽MOSFET的制造方法，其特征在于:步驟三中所述氧化 阻擋層由依次疊加的第一氧化層和第二氮化層組成。6. 如權利要求1所述的屏蔽柵溝槽MOSFET的制造方法，其特征在于:步驟七中所述柵介 質(zhì)層為柵氧化層。7. 如權利要求6所述的屏蔽柵溝槽MOSFET的制造方法，其特征在于:所述柵氧化層采用 熱氧化工藝形成。8. 如權利要求1所述的屏蔽柵溝槽MOSFET的制造方法，其特征在于:步驟十中所述多晶 硅間隔離介質(zhì)層由氧化層組成。9. 如權利要求8所述的屏蔽柵溝槽MOSFET的制造方法，其特征在于:所述多晶硅間隔離 介質(zhì)層采用熱氧化工藝形成。10. 如權利要求2所述的屏蔽柵溝槽MOSFET的制造方法，其特征在于：步驟十五中所述 接觸孔的開口形成后、金屬填充前，還包括在和所述源區(qū)相接觸的接觸孔的底部進行重摻 雜注入形成阱區(qū)接觸區(qū)的步驟。
【文檔編號】H01L29/423GK106057674SQ201610373504
【公開日】2016年10月26日
【申請日】2016年5月31日
【發(fā)明人】范讓萱, 繆進征
【申請人】上海華虹宏力半導體制造有限公司