P型動(dòng)態(tài)閾值晶體管、制備方法及提高工作電壓的方法
【專利摘要】本發(fā)明提供一種P型動(dòng)態(tài)閾值晶體管、制備方法及提高工作電壓的方法，包括襯底結(jié)構(gòu)，PMOS器件及PN結(jié)器件；PN結(jié)器件的N區(qū)與PMOS器件的體接觸區(qū)連接，PN結(jié)器件的P區(qū)與PMOS器件的柵連接。在N型本征區(qū)中進(jìn)行兩次P型重?fù)诫s分別形成PMOS器件的源、漏區(qū)和PN結(jié)器件，再進(jìn)行N型重?fù)诫s形成PMOS器件的體接觸區(qū)；在溝道區(qū)上方依次形成柵氧化層、多晶硅層，對(duì)多晶硅層進(jìn)行P型重?fù)诫s形成柵；通過通孔和金屬將PMOS器件的柵和PN結(jié)器件的P區(qū)相連。本發(fā)明通過在柵體連接通路上形成一個(gè)反偏PN結(jié)，來提升體接觸區(qū)電壓、降低閾值電壓、提高驅(qū)動(dòng)電流，實(shí)現(xiàn)工作電壓的提高，擴(kuò)展了P型動(dòng)態(tài)閾值晶體管在低功耗電路設(shè)計(jì)領(lǐng)域的應(yīng)用價(jià)值。
【專利說明】
P型動(dòng)態(tài)閾值晶體管、制備方法及提高工作電壓的方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及半導(dǎo)體器件技術(shù)領(lǐng)域，特別是涉及一種P型動(dòng)態(tài)閾值晶體管、制備方法及提高工作電壓的方法。
【背景技術(shù)】
[0002]在整個(gè)半導(dǎo)體行業(yè)向新一代半導(dǎo)體器件的衍變過程中，芯片制造商面臨著嚴(yán)峻的挑戰(zhàn)。具體的講，生產(chǎn)高性能芯片的制造商面臨的挑戰(zhàn)來自對(duì)速度更快、溫度更低的芯片設(shè)計(jì)的需求。用于移動(dòng)應(yīng)用的芯片制造商需要的是功耗更小的半導(dǎo)體器件。為了應(yīng)對(duì)這些挑戰(zhàn)，大多數(shù)業(yè)界領(lǐng)先的器件制造商都選擇了具有低功耗高速度的優(yōu)勢的絕緣體上硅(SOI，Silicon On Insulator)技術(shù)。
[0003]絕緣體上硅的體接觸區(qū)可以浮空，或者引出接到一個(gè)固定電勢位上。當(dāng)體接觸區(qū)電壓升高時(shí)，器件閾值電壓降低，可以有效的增大驅(qū)動(dòng)電流。SOI動(dòng)態(tài)閾值晶體管(DTMOS，Dynamic Threshold Metal Oxide Semiconductor)是將體接觸區(qū)和棚.極相接，實(shí)現(xiàn)閾值電壓的動(dòng)態(tài)調(diào)整。該類型器件閾值動(dòng)態(tài)可變，當(dāng)器件開啟時(shí)，體接觸區(qū)電壓升高，導(dǎo)致閾值降低，電流驅(qū)動(dòng)能力提高，當(dāng)器件處于關(guān)斷狀態(tài)時(shí)，具有較高的閾值電壓，從而降低漏電流。然而體接觸區(qū)與源、漏區(qū)形成的PN結(jié)，若柵極電壓高于該P(yáng)N結(jié)導(dǎo)通電壓時(shí)，導(dǎo)致電流突然增大，引起功耗的增加。由于該寄生二極管的存在，導(dǎo)致動(dòng)態(tài)閾值晶體管工作電壓較低，一般在0.7V以下，因此不能與傳統(tǒng)的晶體管共用電源電壓，也限制了動(dòng)態(tài)閾值晶體管的應(yīng)用領(lǐng)域。
[0004]射頻技術(shù)對(duì)功耗及性能相對(duì)敏感，盡管SOIDTMOS晶體管可以提供較低的功耗和較高的性能，但是其工作電壓較低，對(duì)于工作電壓較高時(shí)并不能直接使用。
[0005]因此，如何提高SOI動(dòng)態(tài)閾值晶體管的工作電壓已成為本領(lǐng)域技術(shù)人員亟待解決的問題之一。

【發(fā)明內(nèi)容】

[0006]鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種P型動(dòng)態(tài)閾值晶體管、制備方法及提高工作電壓的方法，用于解決現(xiàn)有技術(shù)中SOI動(dòng)態(tài)閾值晶體管的工作電壓低，不能與傳統(tǒng)的晶體管共用電源電壓，以至于被限制了應(yīng)用領(lǐng)域等問題。
[0007]為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種P型動(dòng)態(tài)閾值晶體管，所述P型動(dòng)態(tài)閾值晶體管至少包括:
[0008]襯底結(jié)構(gòu)，位于所述襯底結(jié)構(gòu)上的PMOS器件及PN結(jié)器件；
[0009 ]所述PN結(jié)器件的N區(qū)與所述PMOS器件的體接觸區(qū)連接，所述PN結(jié)器件的P區(qū)與所述PMOS器件的柵連接;其中，所述PMOS器件的體接觸區(qū)為N型重?fù)诫s區(qū)，所述PN結(jié)器件的N區(qū)為N型本征區(qū)，所述PN結(jié)器件的P區(qū)為P型重?fù)诫s區(qū)。
[0010]優(yōu)選地，所述襯底結(jié)構(gòu)至少包括半導(dǎo)體基底及位于所述半導(dǎo)體基底上的氧化層。[0011 ]優(yōu)選地，所述PMOS器件為η個(gè)并聯(lián)的PMOS管，η為大于等于I的自然數(shù)。
[0012]更優(yōu)選地，所述PN結(jié)器件為與η個(gè)并聯(lián)的PMOS管——對(duì)應(yīng)連接的η個(gè)PN結(jié)二極管。
[0013]更優(yōu)選地，所述PN結(jié)器件為I個(gè)PN結(jié)二極管。
[0014]優(yōu)選地，所述PMOS器件還包括位于所述襯底結(jié)構(gòu)上的溝道區(qū)、位于所述溝道區(qū)和柵之間的柵氧化層，以及位于溝道區(qū)兩側(cè)的源區(qū)和漏區(qū)；其中，所述溝道區(qū)為N型本征區(qū)，所述柵為P型重?fù)诫s區(qū)，所述源區(qū)和所述漏區(qū)為P型重?fù)诫s區(qū)。
[0015]優(yōu)選地，所述PMOS器件和所述PN結(jié)器件通過通孔及金屬連接。
[0016]為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明還提供一種P型動(dòng)態(tài)閾值晶體管的制備方法，所述P型動(dòng)態(tài)閾值晶體管的制備方法至少包括:
[0017]提供一襯底結(jié)構(gòu)，在所述襯底結(jié)構(gòu)上制備N型本征區(qū)；
[0018]在所述N型本征區(qū)中進(jìn)行兩次P型重?fù)诫s以分別形成PMOS器件的源、漏區(qū)和PN結(jié)器件，在所述N型本征區(qū)中進(jìn)行N型重?fù)诫s以形成所述PMOS器件的體接觸區(qū)，所述PN結(jié)器件的N區(qū)和所述PMOS器件的體接觸區(qū)相連，其中，所述PMOS器件的源、漏區(qū)之間為溝道區(qū)；
[0019]在所述PMOS器件的溝道區(qū)上方形成柵氧化層，在所述柵氧化層上形成多晶硅層，對(duì)所述多晶硅層進(jìn)行P型重?fù)诫s以形成所述PMOS器件的柵；
[0020]通過通孔和金屬將所述PMOS器件的柵和所述PN結(jié)器件的P區(qū)相連。
[0021]為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明還提供一種提高P型動(dòng)態(tài)閾值晶體管工作電壓的方法，其特征在于，所述提高P型動(dòng)態(tài)閾值晶體管工作電壓的方法至少包括:
[0022]在PMOS器件的柵和體接觸區(qū)之間連接PN結(jié)器件，所述PN結(jié)器件的陽極連接所述PMOS器件的柵，所述PN結(jié)器件的陰極連接所述PMOS器件的體接觸區(qū)，以使所述PMOS器件的體接觸區(qū)電壓升高，進(jìn)而降低閾值電壓、提高驅(qū)動(dòng)電流，實(shí)現(xiàn)工作電壓的提高。
[0023]如上所述，本發(fā)明的P型動(dòng)態(tài)閾值晶體管、制備方法及提高工作電壓的方法，具有以下有益效果:
[0024]本發(fā)明的P型動(dòng)態(tài)閾值晶體管、制備方法及提高工作電壓的方法通過在柵體連接通路上形成一個(gè)反偏PN結(jié)，來提升體接觸區(qū)電壓、降低閾值電壓、提高驅(qū)動(dòng)電流，實(shí)現(xiàn)工作電壓的提高，擴(kuò)展了 P型動(dòng)態(tài)閾值晶體管在低功耗電路設(shè)計(jì)領(lǐng)域的應(yīng)用價(jià)值。
【附圖說明】
[0025]圖1顯不為本發(fā)明實(shí)施例一和實(shí)施例二的P型動(dòng)態(tài)閾值晶體管版圖的俯視不意圖ο
[0026]圖2顯示為本發(fā)明實(shí)施例一的P型動(dòng)態(tài)閾值晶體管版圖的ΑΑ’向剖視示意圖。
[0027]圖3顯示為本發(fā)明實(shí)施例二的P型動(dòng)態(tài)閾值晶體管的多插指結(jié)構(gòu)版圖。
[0028]圖4顯示為本發(fā)明實(shí)施例四的提高P型動(dòng)態(tài)閾值晶體管工作電壓的方法的原理示意圖。
[0029]元件標(biāo)號(hào)說明
[0030]IP型動(dòng)態(tài)閾值晶體管
[0031]11襯底結(jié)構(gòu)
[0032]111半導(dǎo)體基底
[0033]112氧化層
[0034]12PMOS 器件
[0035]121溝道區(qū)
[0036]122柵氧化層
[0037]123柵
[0038]124源區(qū)
[0039]125漏區(qū)
[0040]126體接觸區(qū)
[0041]13PN 結(jié)器件
[0042]131N區(qū)
[0043]132P區(qū)
[0044]14通孔
[0045]15金屬
[0046]SI ?S4步驟
【具體實(shí)施方式】
[0047]以下通過特定的具體實(shí)例說明本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點(diǎn)與功效。本發(fā)明還可以通過另外不同的【具體實(shí)施方式】加以實(shí)施或應(yīng)用，本說明書中的各項(xiàng)細(xì)節(jié)也可以基于不同觀點(diǎn)與應(yīng)用，在沒有背離本發(fā)明的精神下進(jìn)行各種修飾或改變。
[0048]請參閱圖1?圖4。需要說明的是，本實(shí)施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構(gòu)想，遂圖式中僅顯示與本發(fā)明中有關(guān)的組件而非按照實(shí)際實(shí)施時(shí)的組件數(shù)目、形狀及尺寸繪制，其實(shí)際實(shí)施時(shí)各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。
[0049]實(shí)施例一
[0050]如圖1?圖2所示，本發(fā)明提供一種P型動(dòng)態(tài)閾值晶體管I，所述P型動(dòng)態(tài)閾值晶體管I至少包括:
[0051 ]襯底結(jié)構(gòu)11，位于所述襯底結(jié)構(gòu)11上的PMOS器件12及PN結(jié)器件13。
[0052]如圖2所示，所述襯底結(jié)構(gòu)11位于底層，作為制備半導(dǎo)體器件的基片。
[0053]具體地，如圖2所示，在本實(shí)施例中，所述襯底結(jié)構(gòu)11至少包括半導(dǎo)體基底111及位于所述半導(dǎo)體基底111上的氧化層112。所述半導(dǎo)體基底111包括但不限于硅、二氧化硅等材料。所述襯底結(jié)構(gòu)11還可以包括其他提高器件性能的半導(dǎo)體層，不以本實(shí)施例為限。
[0054]如圖1?圖2所示，所述PMOS器件12位于所述襯底結(jié)構(gòu)11上，包括溝道區(qū)121、柵氧化層122、柵123、源區(qū)124、漏區(qū)125，以及體接觸區(qū)126。
[0055]具體地，如圖2所示，所述溝道區(qū)121位于所述襯底結(jié)構(gòu)11上，所述溝道區(qū)121為N型本征區(qū)。所述柵氧化層122位于所述溝道區(qū)121上，在本實(shí)施例中，所述柵氧化層122采用高介電常數(shù)的材料。所述柵123位于所述柵氧化層122上方，所述柵123為P型重?fù)诫s的多晶硅，其中右側(cè)部分未進(jìn)行P型重?fù)诫s以起到隔離的作用。如圖1所示，所述源區(qū)124和所述漏區(qū)125分別位于所述溝道區(qū)121的兩側(cè)，為P型重?fù)诫s區(qū)。所述體接觸區(qū)126與所述溝道區(qū)121連接，所述體接觸區(qū)126為N型重?fù)诫s區(qū)。
[0056]如圖1?圖2所示，所述PN結(jié)器件13位于所述襯底結(jié)構(gòu)11上，包括N區(qū)131和P區(qū)132。
[0057]具體地，如圖2所示，所述N區(qū)131與所述PMOS器件12的體接觸區(qū)126連接，所述N區(qū)131為N型本征區(qū)。所述P區(qū)132與所述N區(qū)131連接，形成PN結(jié)，所述P區(qū)132為P型重?fù)诫s區(qū)。
[0058]如圖1?圖2所示，所述PN結(jié)器件13的N區(qū)131與所述PMOS器件12的體接觸區(qū)126的連接，所述PN結(jié)器件13的P區(qū)132與所述PMOS器件12的柵123通過通孔14及金屬15連接。
[0059]實(shí)施例二
[0060]如圖3所示，在本實(shí)施例中，提供一種多插指結(jié)構(gòu)的P型動(dòng)態(tài)閾值晶體管，來滿足射頻晶體管的增益和功率要求。
[0061]具體地，所述多插指結(jié)構(gòu)的P型動(dòng)態(tài)閾值晶體管包括主要由η個(gè)并聯(lián)的PMOS管形成的PMOS器件12，以及PN結(jié)器件13，η為大于等于I的自然數(shù)。在本實(shí)施例中，η取值為4，在實(shí)際設(shè)計(jì)中，以增益和功率的要求來確定η的具體值，不以本實(shí)施例為限。所述PN結(jié)器件13可以是I個(gè)與η個(gè)PMOS管的柵和體接觸區(qū)分別連接的PN結(jié)二極管，也可以是與η個(gè)并聯(lián)的PMOS管——對(duì)應(yīng)連接的η個(gè)PN結(jié)二極管。所述PMOS器件12及所述PN結(jié)二極管13的結(jié)構(gòu)和連接關(guān)系與實(shí)施例--致，在此不--贅述。
[0062]實(shí)施例三
[0063]本發(fā)明還提供一種如圖2所示的P型動(dòng)態(tài)閾值晶體管的制備方法，所述P型動(dòng)態(tài)閾值晶體管的制備方法至少包括:
[0064]步驟S1:提供一襯底結(jié)構(gòu)11，在所述襯底結(jié)構(gòu)11上制備P型本征區(qū)。
[0065]具體地，如圖2所示，在本實(shí)施例中，所述襯底結(jié)構(gòu)11包括半導(dǎo)體基底111及位于所述半導(dǎo)體基底111上的氧化層112。所述襯底結(jié)構(gòu)11還可以包括其他提高器件性能的半導(dǎo)體層，不以本實(shí)施例為限。
[0066]步驟S2:在所述N型本征區(qū)中進(jìn)行兩次P型重?fù)诫s以分別形成PMOS器件12的源區(qū)124、漏區(qū)125和PN結(jié)器件13，在所述N型本征區(qū)中進(jìn)行P型重?fù)诫s以形成所述PMOS器件的體接觸區(qū)126，所述PN結(jié)器件的N區(qū)131和所述PMOS器件12的體接觸區(qū)126相連，其中，所述PMOS器件12的源區(qū)124、漏區(qū)125之間為溝道區(qū)121。
[0067]具體地，如圖2所示，在本實(shí)施例中，在所述N型本征區(qū)中進(jìn)行P型重?fù)诫s形成PMOS器件12的源區(qū)124和漏區(qū)125(圖2中未顯示)。在所述N型本征區(qū)中進(jìn)行P型重?fù)诫s形成所述PN結(jié)器件13的P區(qū)132，以和N型本征區(qū)形成PN結(jié)器件13，其中N型本征區(qū)作為PN結(jié)器件13的N區(qū)131。在所述N型本征區(qū)中進(jìn)行P型重?fù)诫s以形成所述PMOS器件12的體接觸區(qū)126，所述PMOS器件12的體接觸區(qū)126介于所述PMOS器件12的溝道區(qū)121及所述PN結(jié)器件13的N區(qū)131之間。
[0068]步驟S3:在所述PMOS器件12的溝道區(qū)121上方形成柵氧化層122，在所述柵氧化層122上形成多晶硅層，對(duì)所述多晶硅層進(jìn)行P型重?fù)诫s以形成所述PMOS器件12的柵123。
[0069]具體地，在所述PMOS器件12的溝道區(qū)121上方沉積高介電常數(shù)材料以形成柵氧化層122。在所述柵氧化層122上沉積多晶硅層，對(duì)所述多晶硅層進(jìn)行P型重?fù)诫s以形成所述PMOS器件12的柵123，其中，與所述體接觸區(qū)126臨近部分的多晶硅層未進(jìn)行P型重?fù)诫s，以將P型摻雜與N型摻雜隔離。
[0070]步驟S4:通過通孔14和金屬15將所述PMOS器件12的柵123和所述PN結(jié)器件13的P區(qū)132相連。
[0071]實(shí)施例四
[0072]如圖4所示，本發(fā)明還提供一種提高P型動(dòng)態(tài)閾值晶體管工作電壓的方法，所述提高P型動(dòng)態(tài)閾值晶體管工作電壓的方法至少包括:
[0073 ] 在PMOS器件12的柵和體接觸區(qū)之間連接PN結(jié)器件13，所述PN結(jié)器件13的陽極連接所述PMOS器件12的柵，所述PN結(jié)器件13的陰極連接所述PMOS器件12的體接觸區(qū)，以使所述PMOS器件12的體接觸區(qū)電壓升高，進(jìn)而降低閾值電壓、提高驅(qū)動(dòng)電流，實(shí)現(xiàn)工作電壓的提尚O
[0074]具體地，如圖4所示，為了滿足射頻晶體管的增益和功率要求，所述PMOS器件12包括η個(gè)并聯(lián)的PMOS管，η為大于等于I的自然數(shù)。如圖4所示，η取值為3，在實(shí)際設(shè)計(jì)中，以增益和功率的要求來確定η的具體值。所述PN結(jié)器件13反偏于所述PMOS器件12的柵、體連接通路上，當(dāng)柵極電壓為負(fù)電壓，并達(dá)到PMOS器件12的閾值電壓時(shí)，PMOS器件12開啟，柵極電壓的變化將影響溝道區(qū)的電壓；由于PN結(jié)可以承受較大電壓，流經(jīng)該P(yáng)N結(jié)器件13的電流很小，PN結(jié)器件13不導(dǎo)通，相當(dāng)于在PMOS器件12的柵、體之間接入一個(gè)電容器件，當(dāng)柵極電壓增大(即負(fù)電壓絕對(duì)值增大)時(shí)，溝道區(qū)電壓也隨之增大，而體接觸區(qū)與溝道區(qū)相連，因此體接觸區(qū)電壓能夠得到一定提升；同時(shí)，由于柵極電壓和體接觸區(qū)電壓均增大時(shí)，PMOS器件的閾值電壓降低，其驅(qū)動(dòng)電流也得到了提高，從而使本發(fā)明的P型動(dòng)態(tài)閾值晶體管工作電壓提高，達(dá)到0.7V左右，能夠與傳統(tǒng)的晶體管共用電源電壓，擴(kuò)展了 P型動(dòng)態(tài)閾值晶體管的應(yīng)用領(lǐng)域。
[0075]如上所述，本發(fā)明的P型動(dòng)態(tài)閾值晶體管、制備方法及提高工作電壓的方法，具有以下有益效果:
[0076]本發(fā)明的P型動(dòng)態(tài)閾值晶體管、制備方法及提高工作電壓的方法通過在柵體連接通路上形成一個(gè)反偏PN結(jié)，來提升體接觸區(qū)電壓、降低閾值電壓、提高驅(qū)動(dòng)電流，實(shí)現(xiàn)工作電壓的提高，擴(kuò)展了 P型動(dòng)態(tài)閾值晶體管在低功耗電路設(shè)計(jì)領(lǐng)域的應(yīng)用價(jià)值。
[0077]綜上所述，本發(fā)明的P型動(dòng)態(tài)閾值晶體管、制備方法及提高工作電壓的方法通過在柵體連接通路上形成一個(gè)反偏PN結(jié)，來提升體接觸區(qū)電壓、降低閾值電壓、提高驅(qū)動(dòng)電流，實(shí)現(xiàn)工作電壓的提高，擴(kuò)展了P型動(dòng)態(tài)閾值晶體管在低功耗電路設(shè)計(jì)領(lǐng)域的應(yīng)用價(jià)值。所以，本發(fā)明有效克服了現(xiàn)有技術(shù)中的種種缺點(diǎn)而具高度產(chǎn)業(yè)利用價(jià)值。
[0078]上述實(shí)施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對(duì)上述實(shí)施例進(jìn)行修飾或改變。因此，舉凡所屬技術(shù)領(lǐng)域中具有通常知識(shí)者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。
【主權(quán)項(xiàng)】
1.一種P型動(dòng)態(tài)閾值晶體管，其特征在于，所述P型動(dòng)態(tài)閾值晶體管至少包括: 襯底結(jié)構(gòu)，位于所述襯底結(jié)構(gòu)上的PMOS器件及PN結(jié)器件； 所述PN結(jié)器件的N區(qū)與所述PMOS器件的體接觸區(qū)連接，所述PN結(jié)器件的P區(qū)與所述PMOS器件的柵連接;其中，所述PMOS器件的體接觸區(qū)為N型重?fù)诫s區(qū)，所述PN結(jié)器件的N區(qū)為N型本征區(qū)，所述PN結(jié)器件的P區(qū)為P型重?fù)诫s區(qū)。2.根據(jù)權(quán)利要求1所述的P型動(dòng)態(tài)閾值晶體管，其特征在于，所述襯底結(jié)構(gòu)至少包括半導(dǎo)體基底及位于所述半導(dǎo)體基底上的氧化層。3.根據(jù)權(quán)利要求1所述的P型動(dòng)態(tài)閾值晶體管，其特征在于，所述PMOS器件為η個(gè)并聯(lián)的PMOS管，η為大于等于I的自然數(shù)。4.根據(jù)權(quán)利要求3所述的P型動(dòng)態(tài)閾值晶體管，其特征在于，所述PN結(jié)器件為與η個(gè)并聯(lián)的PMOS管——對(duì)應(yīng)連接的η個(gè)PN結(jié)二極管。5.根據(jù)權(quán)利要求1或3所述的P型動(dòng)態(tài)閾值晶體管，其特征在于，所述PN結(jié)器件為I個(gè)PN結(jié)二極管。6.根據(jù)權(quán)利要求1所述的P型動(dòng)態(tài)閾值晶體管，其特征在于，所述PMOS器件還包括位于所述襯底結(jié)構(gòu)上的溝道區(qū)、位于所述溝道區(qū)和柵之間的柵氧化層，以及位于溝道區(qū)兩側(cè)的源區(qū)和漏區(qū)；其中，所述溝道區(qū)為N型本征區(qū)，所述柵為P型重?fù)诫s區(qū)，所述源區(qū)和所述漏區(qū)為P型重?fù)诫s區(qū)。7.根據(jù)權(quán)利要求1所述的P型動(dòng)態(tài)閾值晶體管，其特征在于，所述PMOS器件和所述PN結(jié)器件通過通孔及金屬連接。8.—種P型動(dòng)態(tài)閾值晶體管的制備方法，其特征在于，所述P型動(dòng)態(tài)閾值晶體管的制備方法至少包括: 提供一襯底結(jié)構(gòu)，在所述襯底結(jié)構(gòu)上制備N型本征區(qū)； 在所述N型本征區(qū)中進(jìn)行兩次P型重?fù)诫s以分別形成PMOS器件的源、漏區(qū)和PN結(jié)器件，在所述N型本征區(qū)中進(jìn)行N型重?fù)诫s以形成所述PMOS器件的體接觸區(qū)，所述PN結(jié)器件的N區(qū)和所述PMOS器件的體接觸區(qū)相連，其中，所述PMOS器件的源、漏區(qū)之間為溝道區(qū)； 在所述PMOS器件的溝道區(qū)上方形成柵氧化層，在所述柵氧化層上形成多晶硅層，對(duì)所述多晶硅層進(jìn)行P型重?fù)诫s以形成所述PMOS器件的柵； 通過通孔和金屬將所述PMOS器件的柵和所述PN結(jié)器件的P區(qū)相連。9.一種提高P型動(dòng)態(tài)閾值晶體管工作電壓的方法，其特征在于，所述提高P型動(dòng)態(tài)閾值晶體管工作電壓的方法至少包括: 在PMOS器件的柵和體接觸區(qū)之間連接PN結(jié)器件，所述PN結(jié)器件的陽極連接所述PMOS器件的柵，所述PN結(jié)器件的陰極連接所述PMOS器件的體接觸區(qū)，以使所述PMOS器件的體接觸區(qū)電壓升高，進(jìn)而降低閾值電壓、提高驅(qū)動(dòng)電流，實(shí)現(xiàn)工作電壓的提高。
【文檔編號(hào)】H01L21/336GK105845733SQ201610236397
【公開日】2016年8月10日
【申請日】2016年4月15日
【發(fā)明人】陳靜, 呂凱, 羅杰馨, 柴展, 何偉偉, 黃建強(qiáng), 王曦
【申請人】中國科學(xué)院上海微系統(tǒng)與信息技術(shù)研究所