半導體器件的制造方法
【專利摘要】本發(fā)明揭示了一種半導體器件的制造方法，包括：提供一半導體襯底，所述半導體襯底包括第一區(qū)域，所述第一區(qū)域上形成有堆疊柵極結(jié)構(gòu)，所述堆疊柵極結(jié)構(gòu)包括自下至上依次層疊的浮柵、柵間電介質(zhì)、控制柵、掩膜層以及緩沖氧化層；在所述半導體襯底上沉積多晶硅層，所述多晶硅層覆蓋所述堆疊柵極結(jié)構(gòu)；對所述多晶硅層進行研磨，以露出所述緩沖氧化層；采用刻蝕工藝去除所述緩沖氧化層；以及對所述多晶硅層進行回刻。采用本發(fā)明的制造方法，可以避免研磨殘留物或多晶硅殘余粘附在所述控制柵上。
【專利說明】
半導體器件的制造方法
技術領域
[0001] 本發(fā)明設及半導體制造技術領域，特別是設及一種半導體器件的制造方法。
【背景技術】
[0002] 半導體器件為了達到降低成本及簡化工藝步驟的需求，將晶胞區(qū)（memo巧cell) 與周邊區(qū)（periphery cell)的器件整合在同一忍片上的技術已逐漸成為一種趨勢，例如將 閃存與邏輯器件整合在同一忍片上，則該整合后的器件稱之為嵌入式閃存。 陽00引如圖1所示，在現(xiàn)有技術的嵌入式閃存中，半導體襯底100包括閃存區(qū)域IOOa W 及邏輯器件區(qū)域110b，閃存區(qū)域IOOa用于制備閃存，邏輯器件區(qū)域11化用于制備邏輯器 件。閃存區(qū)域IOOa上制備有堆疊柵極結(jié)構(gòu)110,所述堆疊柵極結(jié)構(gòu)110包括自下至上依次 層疊的浮柵111、柵間電介質(zhì)112、控制柵113、掩膜層114,所述堆疊柵極結(jié)構(gòu)110之間形成 有堆疊柵極線101。半導體襯底100上沉積有第一多晶娃層120和第二多晶娃層130,所述 第一多晶娃層120覆蓋所述堆疊柵極結(jié)構(gòu)110，所述第二多晶娃層130覆蓋所述第一多晶娃 層 120。
[0004] 然而，當對所述第一多晶娃層120和第二多晶娃層130進行研磨時，如圖2所示， 由于第一多晶娃層120的材質(zhì)較軟，掩膜層114的材質(zhì)較硬，使得研磨殘留物或多晶娃殘余 形成的顆粒11 (particle)粘附在堆疊柵極結(jié)構(gòu)110上，特別是粘附在側(cè)墻115上。該顆粒 11很難清除掉，從而影響嵌入式閃存的性能。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明的目的在于，提供一種半導體器件的制造方法，能夠避免在堆疊柵極結(jié)構(gòu) 的頂部出現(xiàn)顆粒的缺陷，提高器件的性能。
[0006] 為解決上述技術問題，本發(fā)明提供一種半導體器件的制造方法，包括：
[0007] 提供一半導體襯底，所述半導體襯底包括第一區(qū)域，所述第一區(qū)域上形成有堆疊 柵極結(jié)構(gòu)，所述堆疊柵極結(jié)構(gòu)包括自下至上依次層疊的浮柵、柵間電介質(zhì)、控制柵、掩膜層 W及緩沖氧化層；
[0008] 在所述半導體襯底上沉積多晶娃層，所述多晶娃層覆蓋所述堆疊柵極結(jié)構(gòu)；
[0009] 對所述多晶娃層進行研磨，W露出所述緩沖氧化層；
[0010] 采用刻蝕工藝去除所述緩沖氧化層；W及
[0011] 對所述多晶娃層進行回刻。
[0012] 可選的，所述堆疊柵極結(jié)構(gòu)還包括一保護緩沖層，所述保護緩沖層位于所述緩沖 氧化層上。
[0013] 可選的，所述保護緩沖層的材料為多晶娃。
[0014] 可選的，所述多晶娃層包括第一多晶娃層W及第二多晶娃層，所述半導體襯底還 包括第二區(qū)域，所述在所述半導體襯底上沉積多晶娃層包括：
[0015] 在所述半導體襯底上沉積所述第一多晶娃層，所述第一多晶娃層覆蓋所述堆疊柵 極結(jié)構(gòu)；
[0016] 在所述第二區(qū)域的第一多晶娃層上制備一晶胞打開層；
[0017] 在所述半導體襯底上沉積所述第二多晶娃層，所述第二多晶娃層覆蓋所述第一多 晶娃層和晶胞打開層。
[0018] 可選的，在對所述多晶娃層進行回刻的步驟之后，所述半導體器件的制造方法還 包括：去除所述晶胞打開層。
[0019] 可選的，采用濕法刻蝕方法去除所述晶胞打開層。
[0020] 可選的，所述濕法刻蝕方法的刻蝕液包括氨氣酸。
[0021] 可選的，所述提供一半導體襯底的步驟包括：
[0022] 提供一半導體襯底，所述半導體襯底包括第一區(qū)域，所述第一區(qū)域上形成有浮柵 層膜；
[0023] 在所述半導體襯底上依次形成柵間電介質(zhì)膜、控制柵膜、掩膜層膜W及緩沖氧化 層膜；
[0024] 對所述緩沖氧化層膜、掩膜層膜、控制柵膜、柵間電介質(zhì)膜、浮柵層膜進行選擇性 刻蝕，W形成所述堆疊柵極結(jié)構(gòu)。
[00巧]可選的，所述掩膜層的材料為氮化娃。
[00%] 可選的，所述掩膜層和控制柵之間還形成有一刻蝕停止層。
[0027] 可選的，所述掩膜層的厚度為900 A、^] 600A。
[002引可選的，所述緩沖氧化層的厚度為300A~600A。
[0029] 可選的，采用等離子體增強化學氣相沉積法或次常壓化學氣相沉積的方法制備所 述緩沖氧化層。
[0030] 可選的，采用干法刻蝕對所述多晶娃層進行回刻。
[0031] 可選的，采用濕法刻蝕工藝去除所述緩沖氧化層。
[0032] 可選的，所述濕法刻蝕工藝的刻蝕液包括氨氣酸。
[0033] 與現(xiàn)有技術相比，本發(fā)明提供的半導體器件的制造方法具有W下優(yōu)點：
[0034] 1.在本發(fā)明提供的半導體器件的制造方法中，在所述掩膜層上形成有緩沖氧化 層，當進行對所述多晶娃層進行研磨的步驟時，研磨殘留物或多晶娃殘余形成的顆粒會粘 附在所述緩沖氧化層上，之后采用刻蝕工藝去除所述緩沖氧化層，可W去除所述顆粒，并 且，刻蝕工藝可W避免新的研磨殘留物或多晶娃殘余粘附在所述控制柵上。
[0035] 2.在本發(fā)明提供的半導體器件的制造方法中，所述緩沖氧化層上還設置有一保護 緩沖層，所述保護緩沖層可W在刻蝕等步驟中保護所述緩沖氧化層不受損傷。
【附圖說明】
[0036] 圖1-圖2為現(xiàn)有技術中嵌入式閃存在研磨過程中產(chǎn)生顆粒的示意圖；
[0037] 圖3為本發(fā)明一實施例中半導體器件的制造方法的流程圖；
[003引圖4-圖11為本發(fā)明一實施例的半導體器件的制造方法的在制備過程中的結(jié)構(gòu)示 意圖。
【具體實施方式】
[0039] 下面將結(jié)合示意圖對本發(fā)明的半導體器件的制造方法進行更詳細的描述，其中表 示了本發(fā)明的優(yōu)選實施例，應該理解本領域技術人員可W修改在此描述的本發(fā)明，而仍然 實現(xiàn)本發(fā)明的有利效果。因此，下列描述應當被理解為對于本領域技術人員的廣泛知道，而 并不作為對本發(fā)明的限制。
[0040] 為了清楚，不描述實際實施例的全部特征。在下列描述中，不詳細描述公知的功能 和結(jié)構(gòu)，因為它們會使本發(fā)明由于不必要的細節(jié)而混亂。應當認為在任何實際實施例的開 發(fā)中，必須做出大量實施細節(jié)W實現(xiàn)開發(fā)者的特定目標，例如按照有關系統(tǒng)或有關商業(yè)的 限制，由一個實施例改變?yōu)榱硪粋€實施例。另外，應當認為運種開發(fā)工作可能是復雜和耗費 時間的，但是對于本領域技術人員來說僅僅是常規(guī)工作。
[0041] 在下列段落中參照附圖W舉例方式更具體地描述本發(fā)明。根據(jù)下面說明和權利要 求書，本發(fā)明的優(yōu)點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非 精準的比例，僅用W方便、明晰地輔助說明本發(fā)明實施例的目的。
[0042] 本發(fā)明的核屯、思想在于，提供一種半導體器件的制造方法，如圖3所示，包括：
[0043] 步驟Sll :提供一半導體襯底，所述半導體襯底包括第一區(qū)域，所述第一區(qū)域上形 成有堆疊柵極結(jié)構(gòu)，所述堆疊柵極結(jié)構(gòu)包括自下至上依次層疊的浮柵、柵間電介質(zhì)、控制 柵、掩膜層W及緩沖氧化層；
[0044] 步驟S12 :在所述半導體襯底上沉積多晶娃層，所述多晶娃層覆蓋所述堆疊柵極 結(jié)構(gòu)；
[0045] 步驟S13 :對所述多晶娃層進行研磨，W露出所述緩沖氧化層；
[0046] 步驟S14 :采用刻蝕工藝去除所述緩沖氧化層；W及
[0047] 步驟S15 :對所述多晶娃層進行回刻。
[0048] 其中，在所述掩膜層上形成有緩沖氧化層，當進行對所述多晶娃層進行研磨的步 驟時，研磨殘留物或多晶娃殘余形成的顆粒會粘附在所述緩沖氧化層上，之后采用刻蝕工 藝去除所述緩沖氧化層，可W去除所述顆粒，并且，刻蝕工藝可W避免新的研磨殘留物或多 晶娃殘余粘附在所述控制柵上。
[0049] W下，請參閱圖4-圖11具體說明本發(fā)明的半導體器件的制造方法，在本實施例 中，W制備嵌入式閃存為例進行說明。
[0050] 首先，如圖4所示，步驟Sll :提供一半導體襯底200,所述半導體襯底200包括第 一區(qū)域200a W及第二區(qū)域20化，其中，所述第一區(qū)域200a用于制備閃存，所述第二區(qū)域 20化用于制備邏輯器件。在本實施例中，所述半導體襯底200還可W包括淺槽隔離等結(jié)構(gòu)， 在此不作寶述。所述第一區(qū)域200a上形成有堆疊柵極結(jié)構(gòu)，具體的所述步驟Sll包括子步 驟Slll~子步驟Sl 13 :
[0051] 子步驟S111，提供所述半導體襯底200,如圖4所示，所述第一區(qū)域200a上形成有 浮柵層膜211'，在本實施例中，所述第二區(qū)域20化上也形成有浮柵層膜211'，所述第二區(qū) 域20化上所述浮柵層膜211'的厚度大于所述第一區(qū)域200a上的浮柵層膜211'的厚度； 陽0巧子步驟S112,圖如5所示，在所述半導體襯底200上依次形成柵間電介質(zhì)膜212'、 控制柵膜213'、掩膜層膜214' W及緩沖氧化層膜215'，其中，可W采用等離子體增強化學 氣相沉積法或次常壓化學氣相沉積的方法制備所述緩沖氧化層215'。在本實施例中，所述 柵間電介質(zhì)膜212'為ONO結(jié)構(gòu)，所述掩膜層膜214'的材質(zhì)為氮化娃，但是，所述掩膜層膜 214'的材質(zhì)還可W為其它硬質(zhì)掩模材料，在此不一一舉例。較佳的，在所述緩沖氧化層膜 215'上制備一保護緩沖膜216'，有利于保護緩沖氧化層，優(yōu)選的，所述保護緩沖膜216'的 材料為多晶娃，使得在步驟S13中，可W采用一步研磨可W同時去掉保護緩沖層和多晶娃 層。
[005引子步驟S113,圖如6所示，對所述保護緩沖膜216'、緩沖氧化層膜215'、掩膜層膜 214'、控制柵膜213'、柵間電介質(zhì)膜212'、浮柵層膜211'進行選擇性刻蝕，W形成所述堆疊 柵極結(jié)構(gòu)210,所述堆疊柵極結(jié)構(gòu)210包括自下至上依次層疊的浮柵211、柵間電介質(zhì)212、 控制柵213、掩膜層214、緩沖氧化層215和保護緩沖層216。在本實施例中，還在所述堆疊 柵極結(jié)構(gòu)210的兩側(cè)形成側(cè)墻217,并在所述堆疊柵極結(jié)構(gòu)210之間形成堆疊柵極線201。 [0054] 在本實施例中，所述掩膜層214和控制柵213之間還形成有一刻蝕停止層，所述 刻蝕停止層在圖中為具體示出。較佳的，所述掩膜層214的厚度為900A~-1600A，例如， 說00凌、12柳集、M說成等，W用于保證最終的堆疊柵極結(jié)構(gòu)210的厚度。所述緩沖氧 化層215的厚度為300A~600A，例如，400.,\、500A等，可保證可W完全去除研磨殘留 物或多晶娃殘余形成的顆粒。 陽化5] 然后，進行步驟S12,在所述半導體襯底200上沉積多晶娃層，如圖7所示，在本實 施例中，所述多晶娃層包括第一多晶娃層220 W及第二多晶娃層230，則先在所述半導體襯 底200上沉積所述第一多晶娃層220,所述第一多晶娃層220覆蓋所述堆疊柵極結(jié)構(gòu)210 ; 之后，在所述第二區(qū)域20化的第一多晶娃層200上制備一晶胞打開層221，在本實施例中， 所述晶胞打開層221的材料為氧化娃，氧化娃容易去除。在本發(fā)明的其它實施例中，所述晶 胞打開層221的材料還可W為氮化娃、氮化鐵、碳化娃等等；隨后，在所述半導體襯底200上 沉積所述第二多晶娃層230，所述第二多晶娃層230覆蓋所述第一多晶娃層220和晶胞打開 層221。在本實施例中，還在所述第一多晶娃層220和所述半導體襯底200之間形成一柵氧 層 202.
[0056] 接著，進行步驟S13,如圖8所示，對所述第一多晶娃層220和第二多晶娃層230進 行研磨，同時，研磨去除所述保護緩沖層216, W露出所述緩沖氧化層215。在研磨過程中， 可化會有研磨殘留物或多晶娃殘余形成的顆粒11附著在所述堆疊柵極結(jié)構(gòu)210或側(cè)墻217 上。
[0057] 隨后，進行步驟S14,如圖9所示，采用刻蝕工藝去除所述緩沖氧化層215,同時可 W去除所述顆粒11，在刻蝕所述緩沖氧化層215的同時，由于所述晶胞打開層221的材料 也是氧化層，所W，在步驟S14中，去除部分所述晶胞打開層221。較佳的，采用濕法刻蝕工 藝去除所述緩沖氧化層215,濕法刻蝕工藝的各向同性好，可W完全去除所述緩沖氧化層 215。優(yōu)選的，所述濕法刻蝕工藝的刻蝕液包括氨氣酸，對氧化物的刻蝕選擇比較好。
[0058] 之后，進行步驟S15,如圖10所不，對所述第一多晶娃層220和第^多晶娃層230 進行回刻，使得所述第一多晶娃層220和第二多晶娃層230的高度不高于所述掩膜層214。 較佳的，采用干法刻蝕對所述第一多晶娃層220和第二多晶娃層230進行回刻，可W取得較 好的形貌。
[0059] 最后，如圖11所示，去除所述晶胞打開層221。較佳的，采用濕法刻蝕方法去除所 述晶胞打開層221，優(yōu)選的，所述濕法刻蝕方法的刻蝕液包括氨氣酸。
[0060] 所述半導體器件的制造方法并不限于制備嵌入式閃存，只要是為了避免在堆疊柵 極結(jié)構(gòu)頂部的顆粒，均可W使用本發(fā)明的方法。
[0061] 顯然，本領域的技術人員可W對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精 神和范圍。運樣，倘若本發(fā)明的運些修改和變型屬于本發(fā)明權利要求及其等同技術的范圍 之內(nèi)，則本發(fā)明也意圖包含運些改動和變型在內(nèi)。
【主權項】
1. 一種半導體器件的制造方法，包括： 提供一半導體襯底，所述半導體襯底包括第一區(qū)域，所述第一區(qū)域上形成有堆疊柵極 結(jié)構(gòu)，所述堆疊柵極結(jié)構(gòu)包括自下至上依次層疊的浮柵、柵間電介質(zhì)、控制柵、掩膜層以及 緩沖氧化層； 在所述半導體襯底上沉積多晶硅層，所述多晶硅層覆蓋所述堆疊柵極結(jié)構(gòu)； 對所述多晶硅層進行研磨，以露出所述緩沖氧化層； 采用刻蝕工藝去除所述緩沖氧化層；以及 對所述多晶硅層進行回刻。2. 如權利要求1所述的半導體器件的制造方法，其特征在于，所述堆疊柵極結(jié)構(gòu)還包 括一保護緩沖層，所述保護緩沖層位于所述緩沖氧化層上。3. 如權利要求2所述的半導體器件的制造方法，其特征在于，所述保護緩沖層的材料 為多晶娃。4. 如權利要求1所述的半導體器件的制造方法，其特征在于，所述多晶硅層包括第一 多晶硅層以及第二多晶硅層，所述半導體襯底還包括第二區(qū)域，所述在所述半導體襯底上 沉積多晶娃層包括： 在所述半導體襯底上沉積所述第一多晶硅層，所述第一多晶硅層覆蓋所述堆疊柵極結(jié) 構(gòu)； 在所述第二區(qū)域的第一多晶硅層上制備一晶胞打開層； 在所述半導體襯底上沉積所述第二多晶硅層，所述第二多晶硅層覆蓋所述第一多晶硅 層和晶胞打開層。5. 如權利要求4所述的半導體器件的制造方法，其特征在于，在對所述多晶硅層進行 回刻的步驟之后，所述半導體器件的制造方法還包括：去除所述晶胞打開層。6. 如權利要求5所述的半導體器件的制造方法，其特征在于，采用濕法刻蝕方法去除 所述晶胞打開層。7. 如權利要求6所述的半導體器件的制造方法，其特征在于，所述濕法刻蝕方法的刻 蝕液包括氫氟酸。8. 如權利要求1所述的半導體器件的制造方法，其特征在于，所述提供一半導體襯底 的步驟包括： 提供一半導體襯底，所述半導體襯底包括第一區(qū)域，所述第一區(qū)域上形成有浮柵層 膜； 在所述半導體襯底上依次形成柵間電介質(zhì)膜、控制柵膜、掩膜層膜以及緩沖氧化層 膜； 對所述緩沖氧化層膜、掩膜層膜、控制柵膜、柵間電介質(zhì)膜、浮柵層膜進行選擇性刻蝕， 以形成所述堆疊柵極結(jié)構(gòu)。9. 如權利要求1至8中任意一項所述的半導體器件的制造方法，其特征在于，所述掩膜 層的材料為氮化硅。10. 如權利要求1至8中任意一項所述的半導體器件的制造方法，其特征在于，所述掩 膜層和控制柵之間還形成有一刻蝕停止層。11. 如權利要求1至8中任意一項所述的半導體器件的制造方法，其特征在于，所述掩 膜層的厚度為:900人~160〇i。12. 如權利要求1至8中任意一項所述的半導體器件的制造方法，其特征在于，所述緩 沖氧化層的厚度為300人~60〇113. 如權利要求1至8中任意一項所述的半導體器件的制造方法，其特征在于，采用等 離子體增強化學氣相沉積法或次常壓化學氣相沉積的方法制備所述緩沖氧化層。14. 如權利要求1至8中任意一項所述的半導體器件的制造方法，其特征在于，采用干 法刻蝕對所述多晶硅層進行回刻。15. 如權利要求1至8中任意一項所述的半導體器件的制造方法，其特征在于，采用濕 法刻蝕工藝去除所述緩沖氧化層。16. 如權利要求15所述的半導體器件的制造方法，其特征在于，所述濕法刻蝕工藝的 刻蝕液包括氫氟酸。
【文檔編號】H01L21/8247GK105826178SQ201510006660
【公開日】2016年8月3日
【申請日】2015年1月7日
【發(fā)明人】李敏
【申請人】中芯國際集成電路制造(上海)有限公司