天線效應(yīng)放電回路及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于一種存儲器裝置及其制造方法，特別是指用于多階三維疊層裝置的內(nèi)連接結(jié)構(gòu)。
【背景技術(shù)】
[0002]在集成電路的制造中，某些工藝使用活化性離子(activated 1ns)。舉例來說，包括金屬刻蝕、光刻膠剝離，以及金屬間介電質(zhì)沉積等后端工藝，皆涉及等離子體，以在受處理晶粒內(nèi)的結(jié)構(gòu)感應(yīng)電荷。此種在工藝期間對結(jié)構(gòu)的充電被稱為天線效應(yīng)。
[0003]天線效應(yīng)感應(yīng)的電荷可能損壞裝置中的結(jié)構(gòu)，包括影響裝置效能的結(jié)構(gòu)。舉例來說，在存儲器裝置中，字線或其它相對較大的導(dǎo)電結(jié)構(gòu)可以承受較大的天線效應(yīng)的累積電荷。字線上的電荷累積可暴露閃存內(nèi)的隧穿介電質(zhì)、柵極介電質(zhì)，以及多晶硅內(nèi)的介電質(zhì)，使其被累積電荷損壞。此外，使用在介電電荷儲存單元的電荷儲存結(jié)構(gòu)特別容易受到此類損壞。
[0004]等離子體感應(yīng)電荷可為正或負，此為其一特征，因其感應(yīng)電荷的種類可產(chǎn)生不同類型的損壞。
[0005]一種防止或減少天線效應(yīng)的方法于在美國專利7，196, 369中描述，發(fā)明名稱為"PLASMA DAMAGE PROTECT1N CIRCUIT FOR A SEMICONDUCTOR DEVICE"，發(fā)明人為 Chouet al.。亦可參照美國專利 7，317，633，發(fā)明名稱為"PROTECT1N OF NROM DEVICES FROMCHARGE DAMAGE"，發(fā)明人為 Lusky et al.
[0006]已有報導(dǎo)指出等離子體充電效應(yīng)在S0N0S電荷捕獲裝置具有關(guān)鍵作用。多數(shù)的閃存產(chǎn)品采用PN 二極管保護，或聚合物保險絲(poly fuse)保護。然而，這兩種方法都有限制。對于PN 二極管保護，字線WL的操作電壓被限制在二極管的反向，且必須低于崩潰電壓(breakdown voltage)。此外，PN 二極管僅在崩潰電壓之后提供保護，因此不能保護中程電壓(medium-range voltages)。對于聚合物保險絲保護,則必須在測量之前使保險絲破裂。保險絲保護只適合小的測試裝置，而不適合用于產(chǎn)品設(shè)計。此外，如果破裂偏差過大，也可能會干擾裝置。
[0007]靜電放電(electro static discharge, ESD)電路已設(shè)置在集成電路的探測墊中，以防止膨脹的外部電子脈沖損壞裝置。然而，靜電放電電路通常藉相對高的電壓啟用，不能提供中電壓保護。
[0008]因此，需要提供一種保護電路，可在集成電路的工藝中避免電荷損壞。此外，保護電路不應(yīng)在工藝后影響裝置運作。

【發(fā)明內(nèi)容】

[0009]有鑒于此，本發(fā)明實施例提供了一種天線效應(yīng)放電電路，用于具有多個圖案化導(dǎo)體的裝置，圖案化導(dǎo)體例如是圖案化多晶硅層及金屬層，且其在工藝中可能暴露在高能量等離子體或其它電荷感應(yīng)環(huán)境。天線效應(yīng)放電電路具有一端及一柵極，該端連接裝置上的一節(jié)點，節(jié)點受保護以避免電荷累積，柵極例如是電路中場效應(yīng)晶體管的柵極。一電容耦接在天線效應(yīng)放電電路的柵極至基板。一電壓供應(yīng)電路用以提供電壓，在裝置的操作期間，此電壓足夠于關(guān)閉狀態(tài)偏置天線效應(yīng)放電電路。上層的一圖案化導(dǎo)體(較佳為最上層)連接天線效應(yīng)放電電路的柵極與電壓供應(yīng)電路。
[0010]天線效應(yīng)放電電路可包含場效應(yīng)晶體管，其在一通道阱區(qū)內(nèi)具有一通道、一源極及一柵極。通道阱區(qū)可以通過在上層中的圖案化導(dǎo)體連接?xùn)艠O，或直接連接電壓供給電路。一實施例中，在受保護節(jié)點上的正電壓及負電壓皆為放電，天線效應(yīng)放電電路包括一 η通道場效應(yīng)晶體管(例如NM0S)和P通道場效應(yīng)晶體管(例如PM0S)，其配置于以下詳細描述。
[0011]利用柵極中的一電容，可防止柵極上的電壓在暴露于天線效應(yīng)充電的期間追蹤通道阱區(qū)內(nèi)的電壓。天線效應(yīng)放電電路保持其柵極和通道阱未連接的狀態(tài)，直到形成多個圖案化導(dǎo)體層中的上層形成。
[0012]本發(fā)明實施例還提供了一天線效應(yīng)放電電路包含一開關(guān)，用以在來裝置運作期間關(guān)閉，并具有第一端和第二端。該第一端通過一第一連接器連接天線效應(yīng)放電電路的柵極，第二端通過一第二連接器連接電壓供應(yīng)電路。第一連接器及第二連接器其中的一個或兩個包括最上層的圖案化導(dǎo)體，其用以連接?xùn)艠O與電壓供應(yīng)電路。在具有開關(guān)的實施例中，天線效應(yīng)放電電路在整個工藝皆維持有效，直到電壓供給電路于裝置運作時啟用。
[0013]本發(fā)明實施例害提供了一種制造集成電路裝置的方法，包括于一基板上形成一集成電路系統(tǒng)，電路系統(tǒng)具一節(jié)點，節(jié)點被保護以避免天線效應(yīng)放電。此方法包括于基板上形成一天線效應(yīng)放電電路，具有一端及一柵極，該端連接至節(jié)點。此外，方法包括形成一電容耦接?xùn)艠O與基板。于該基板上提供一電壓供應(yīng)電路，以在運作時偏置柵極，以關(guān)閉天線效應(yīng)放電電路。本文中所描述的方法包含以裝置之上或最上圖案化導(dǎo)體層連接?xùn)艠O至電壓供應(yīng)電路。在一些實施例中，方法包含在裝置上柵極及電壓供應(yīng)電路間提供一開關(guān)，配置成在運作時關(guān)閉開關(guān)，使柵極通過開關(guān)連接電壓供應(yīng)電路。
[0014]為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉實施例，并配合所附圖式，作詳細說明如下:
【附圖說明】
[0015]圖1是基于動態(tài)閾值電壓MOSFE的現(xiàn)有技術(shù)天線效應(yīng)放電電路示意圖。
[0016]圖2為現(xiàn)有技術(shù)集成電路一例的立體圖，包括多個圖案化導(dǎo)體層，其可如以下所述被天線效應(yīng)放電電路保護。
[0017]圖3為天線效應(yīng)放電電路的示意圖，包含耦接到場效應(yīng)晶體管的柵極的電容。
[0018]圖4繪示天線效應(yīng)放電電路的裝置基板的配置，包括如下所述的高電壓、η通道及P通道場效應(yīng)晶體管。
[0019]圖5是形成最上層圖案化導(dǎo)體層之前，天線效應(yīng)放電電路的示意圖，其繪示負電壓的放電集中在受保護的節(jié)點。
[0020]圖6是形成最上層圖案化導(dǎo)體層之前，天線效應(yīng)放電電路的示意圖，其繪示正電壓的放電集中在受保護的節(jié)點。
[0021]圖7是另一種天線效應(yīng)放電電路的實施例，包含耦接場效應(yīng)晶體管的柵極的電容，以與柵極與電壓供應(yīng)電路之間的開關(guān)。
[0022]圖8是一實施例中天線效應(yīng)放電電路的布局，用以保護集成電路上的多個節(jié)點。
[0023]圖9是集成電路存儲器陣列的簡化方塊圖，包含如本文所述的天線效應(yīng)放電電路。
[0024]圖10集成電路制造方法的簡化流程圖，其利用如本文所述的天線效應(yīng)放電電路。
[0025]圖11繪示在CCFG NMOS保護電路的裝置中，漏極電流與漏極電壓(IdVd)的曲線，以及漏極電壓與基底電流Ib(IbVd)的曲線。
[0026]圖12所示的實驗數(shù)據(jù)包括在CCFG PMOS保護電路的裝置中，漏極電流與漏極電壓(IdVd)的曲線，以及漏極電壓與基底電流Ib(IbVd)的曲線。
[0027]圖13所示的實驗數(shù)據(jù)包括完整CCFG CMOS保護電路的放電電流(當(dāng)柵極和阱浮置)，類似圖5和圖6。
[0028]圖14為測量8層3DVG裝置的TEM剖面圖的影像。
[0029]圖15繪示受測裝置的多層中，存儲器單元的初始閾值電壓分布。
[0030]圖16繪示受測電路的SSL Vt分布。
[0031]圖17是一簡化NAND串的示意圖。
[0032]圖18繪示隨著σ的增加，3個SSL閾值電壓的分布圖(Vt范圍)。
[0033]圖19繪示用于編程棋盤窗口測試時，受測裝置的低和高閾值狀態(tài)。
[0034]圖20為應(yīng)用于CMOS譯碼器設(shè)計的天線保護電路的電路圖范例。
[0035]【符號說明】
[0036]102-105、112-115、171_178:有源層帶
[0037]102B-105B、112A-115A:接觸墊
[0038]109、119:SSL 柵極結(jié)構(gòu)
[0039]121-1-121-N:字線
[0040]126、127:接地選擇線 GSL
[0041]161-168:存儲單元
[0042]172-175:層間連接器
[0043]180:頂端絕緣層帶
[0044]181-187:絕緣層帶
[0045]188:底端有源層帶
[0046]190:導(dǎo)線
[0047]201:第一存儲單元
[0048]203:第三存儲單元
[0049]210-240、610-640:次疊層
[0050]211、221、231、241:第一有源層帶
[0051]212、222、232、242:第一絕緣層帶
[0052]231、223、233、243:第二有源層帶
[0053]214、224、234、244:第二絕緣層帶
[0054]250、650:頂端絕緣層
[0055]271-272:多層陣列
[0056]290:導(dǎo)電材料層
[0057]295:直線
[0058]305,505:著陸區(qū)域
[0059]390,590,690,790,890,990:刻蝕掩模
[0060]391、392、591、592、691-698、795-798、893-894、897-898、992、994、996、998:掩模開口
[0061]611、621、631、641:第一有源層
[0062]612、622、632、642:第一絕緣層
[0063]613、623、633、643:第二有源層
[0064]614、624、634、644:第二絕緣層
[0065]750、760、770、780、830、840、870、880、920:通孔
[0066]765:特定深度
[0067]1010-1050、1110-1140:步驟
[0068]1200:集成電路
[0069]1205:數(shù)據(jù)輸入線路
[0070]1210:控制器
[0071]1220、1280:區(qū)塊
[007