半導體器件的制作方法
【技術領域】
[0001]本公開涉及半導體器件，例如半導體控制的整流器或晶閘管、晶體管、整流器、二極管和電阻器，還涉及用于降低這些器件的電容的機制。

【發(fā)明內容】

[0002]本發(fā)明的第一方面提供了一種半導體器件，包括:具有第一表面的襯底；n型阱，從所述第一表面延伸到所述襯底中并被配置為在襯底中形成圍繞所述η型阱的耗盡區(qū)；絕緣層，在所述襯底的所述第一表面上從所述η型阱延伸，所述絕緣層被配置為在所述襯底中形成從與所述第一表面鄰接的所述η型阱延伸的反型層；其中，設置P型浮動溝道擋塊(stopper)，所述p型浮動溝道擋塊被配置為延伸穿過所述反型層，以降低所述η型阱和所述反型層的至少一部分之間的耦合，并與所述襯底在所述耗盡區(qū)之外的剩余部分電斷開。
[0003]通過降低反型層和η型阱之間的電耦合，P型浮動溝道擋塊可以有利地降低半導體器件的電容。通過設置延伸穿過反型層、有利降低η型阱和反型層之間的電耦合的P型浮動溝道擋塊，可以降低器件的電容。
[0004]所述P型浮動溝道擋塊可以與所述η型阱直接接觸。
[0005]所述P型浮動溝道擋塊可以與所述η型阱分離。
[0006]浮動溝道擋塊與η型阱分離較小間隙(例如0.5微米或I微米的間隙)可以有利地允許P型浮動溝道擋塊中較高的P摻雜濃度。
[0007]所述P型浮動溝道擋塊可以包括圍繞所述η型阱的連續(xù)結構。
[0008]通過圍繞η型阱，浮動溝道擋塊可以有利地比浮動溝道擋塊僅部分圍繞η型阱的情形更大程度地降低η型阱和反型層之間的耦合。
[0009]半導體器件還可以包括:多個η型阱；以及多個P型浮動溝道擋塊；其中每個P型浮動溝道擋塊布置在相應的一對η型阱之間。
[0010]半導體器件還可以包括從所述襯底的所述第一表面延伸的P型阱，所述絕緣層被配置為在所述η型阱和所述P型阱之間延伸，使得所述反型層在所述η型阱和所述P型阱之間延伸。
[0011 ] 在使用中，所述η型阱可以被配置為耦合到第一正電壓，并且所述P型阱可以被配置為耦合到第二負電壓。
[0012]在使用中，所述P型阱可以被配置為耦合到電接地。
[0013]半導體器件還可以包括:多個η型阱；多個P型阱；以及多個P型浮動溝道擋塊；其中每個P型浮動溝道擋塊可以布置在相應η型阱和相應P型阱之間。
[0014]所述P型阱的P型摻雜濃度可以大于所述P型浮動溝道擋塊的P型摻雜濃度。
[0015]半導體器件可以包括:半導體控制的整流器(晶閘管)；晶體管；二極管；或者擴散電阻器。
[0016]所述P型浮動溝道擋塊可以被配置為，將所述反型層電拆分為與所述η型阱連接的第一部分和與所述η型阱斷開的第二部分。
[0017]所述襯底在所述耗盡區(qū)之外的剩余部分可以被配置為電接地。
[0018]一種靜電放電保護器件可以包括所述半導體器件。
[0019]一種電子器件可以包括所述靜電放電保護器件。
【附圖說明】
[0020]將參考附圖詳細描述本發(fā)明的示例，其中:
[0021]圖1a示出了包括兩個獨立η型阱的半導體器件的截面圖；
[0022]圖1b示出了包括通過反型層相連的兩個η型阱的半導體器件的截面圖；
[0023]圖1c示出了包括兩個η型阱和兩個P型溝道擋塊的半導體器件的截面圖；
[0024]圖2示出了包括η型阱和P型溝道擋塊的半導體器件的截面圖；
[0025]圖3a示出了包括η型阱和相鄰接的P型浮動溝道擋塊的半導體器件的截面圖；
[0026]圖3b示出了包括η型阱和相隔的P型浮動溝道擋塊的半導體器件的截面圖；
[0027]圖4示出了包括η型阱、浮動溝道擋塊和非浮動P型溝道擋塊的半導體器件的截面圖；
[0028]圖5a示出了包括半導體控制整流器的半導體器件的截面圖；
[0029]圖5b示出了包括非浮動P型溝道擋塊的半導體控制整流器的截面圖；
[0030]圖5c示出了包括浮動溝道擋塊和非浮動P型溝道擋塊的半導體控制整流器的截面圖；
[0031]圖6示出了包括浮動溝道擋塊的二極管的截面圖；
[0032]圖7示出了包括浮動溝道擋塊的pnp晶體管的截面圖；
[0033]圖8示出了包括浮動溝道擋塊的擴散電阻器的截面圖；
[0034]圖9示出了包括被浮動溝道擋塊圍繞的η型阱的半導體器件的平面圖；
[0035]圖1Oa示出了具有集成回流二極管并包括被相鄰接的浮動溝道擋塊圍繞的η型阱的半導體控制整流器的平面圖；
[0036]圖1Ob示出了具有集成回流二極管并包括被間隔的浮動溝道擋塊圍繞的η型阱的半導體控制整流器的平面圖；
[0037]圖1la示出了包括被相鄰接的浮動溝道擋塊圍繞的η型阱的半導體控制整流器的平面圖；
[0038]圖1lb示出了包括被間隔的浮動溝道擋塊圍繞的η型阱的半導體控制整流器的平面圖；以及
[0039]圖1lc示出了包括被間隔的浮動溝道擋塊圍繞的η型阱和外部觸發(fā)電路的半導體控制整流器的平面圖。
【具體實施方式】
[0040]半導體器件可以包括襯底，布置在襯底上的材料或組分形成附加層。存在不同層將使這些器件具有顯著電容。以前這樣的器件可能具有IpF的電容。針對高頻應用，例如高速通信系統(tǒng)，如通用串行總線(USB)3.0，使用具有低電容的集成電路器件可以是有益的。越來越期望擁有電容在250fF或以下的器件。可以通過使器件在物理上更小來實現(xiàn)器件電容的降低。
[0041]半導體器件的一個應用是提供靜電放電(ESD)保護器件。以前，這些器件可以提供高達8kV接觸放電的ESD保護。然而，越來越期望提供更高電壓(例如15kV或25kV或以上)的ESD性能。可以通過使器件在物理上更大來實現(xiàn)這一點。
[0042]既要使器件更大以改善它們的ESD性能，又要使器件更小以降低它們的電容，這兩種相互矛盾的需求要求一種能夠實現(xiàn)高ESD性能同時保持低電容的創(chuàng)新方案。
[0043]圖1a示出了半導體器件10a的截面圖，包括具有第一表面103的p性襯底102、從第一表面103延伸到襯底102中且具有第一關聯(lián)耗盡區(qū)106的第一 η型阱104、以及從第一表面103延伸且具有第二關聯(lián)耗盡區(qū)110的第二 η型阱108。第一和第二 η型阱104和108彼此電隔離。襯底102的接地部120與第一和第二耗盡區(qū)106和110相鄰接。使用中，接地部120可以與電接地相連。器件100的電容可以被認為在一定程度近上似包括第一 η型阱104的邊界130和第一耗盡區(qū)106的邊界132之間的平行極板電容的等同。在第二 η型阱的邊界134和第二耗盡區(qū)110的邊界136之間可以出現(xiàn)另一電容。
[0044]為確保器件10a的電容盡可能地低，需要配置器件10a以具有盡可能寬的耗盡區(qū)；這可以通過使用具有低摻雜濃度的P型襯底102來實現(xiàn)。例如，為了實現(xiàn)250fF的總電容，針對包括金屬化疊層和封裝的完整器件(其電容為10fF)，襯底摻雜濃度可以近似114Cm 3。使用這種低摻雜濃度可能出現(xiàn)的一個問題是，布置在襯底表面上的氧化層，即使氧化物電荷水平很低，例如SxlOwCm2,也可能引起在氧化層下方的襯底中形成反型層。反型層的存在可以增加器件的電容，如下文公開。
[0045]圖1b示出了與圖1a的器件10a類似的半導體器件10b的截面圖，其中氧化層140布置在襯底102的上方。氧化層140的存在可能導致在襯底102的較薄部分中形成反型層。反型層142提供第一和第二 n型阱104和108之間的電連接，因而第一和第二 η型阱104和108不再彼此電隔離。因此，反型層142有效地使η型區(qū)從第一 η型104連續(xù)延伸至第二 η型阱108。因此，可以形成復合耗盡區(qū)150。復合耗盡區(qū)150的邊界152可被認為形成平行極板電容器裝置的一個極板，另一個極板包括第一和第二 η型阱104和108的邊界132和134以及反型層142。這些邊界的面積越大可能不利地使器件10b的電容比圖1a的器件10a的電容更大。這種器件10b的另一個缺點可以是，相比圖1a的器件10a增加了第一和第二 η型阱104和108之間的漏電流，
[0046]仿真和測量都已表明，反型層可以使典型器件的電容增加，針對器件尺寸和氧化電荷級別的典型值，每I微米寬的反型層將增加22fF。這對尋求設計總電容在250fF或以下的器件來說是非常不利的。
[0047]圖1c示出了與圖1b示出的器件10b類似的半導體器件10c的截面圖。器件10c還包括位于第一 η型區(qū)104和第二 η型區(qū)108之間的第一 ρ型阱160和第二 P型阱162。以下將有關圖2詳細討論ρ型阱160。
[0048]圖2示出了圖1c左側的放大圖。圖2中與圖la、lb和Ic中的特征相類似的特征具有對應的附圖標記，并且為使本公開清楚而不必描述。
[0049]除了 η型阱204，器件200還具有ρ型阱26