一種三維集成電路的器件及其制備方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導體制造技術(shù)領(lǐng)域，尤其涉及一種三維集成電路的器件及其制備方法。
【背景技術(shù)】
[0002]電感和電容器是電子設(shè)備中最基礎(chǔ)、最重要的電子元器件，目前廣泛的應用于計算機、通信、交通以及航空等重要領(lǐng)域。在定時、濾波、耦合等裝置的電子設(shè)備中，電容起到儲存和強化電能的效果，而電感作為電子電路的屬性之一，在濾波、振蕩、延遲電路中也得到了日益的廣泛關(guān)注。
[0003]隨著科學技術(shù)的進步以及社會信息化程度的提高，在半導體集成電路設(shè)計工藝中，往往伴隨著電感、電容等復雜的電子元器件，如在實際的半導體集成電路設(shè)計工藝中會有多種器件可供選擇，舉電容器件來說，其具體包括金屬一氧化物一半導體(Metal—Oxide一Semiconductor，簡稱 M0S)電容、多晶娃一絕緣體一多晶娃(Polysilicon—Insulator一Polysilicon,簡稱 PIP)電容、金屬一絕緣體一金屬(Metal—Insulator一MetalJI^lMIM)電容以及金屬一氧化物一金屬(Metal—Oxide一MetalJI^lMOM)電容等。另一方面一般采用金屬導線結(jié)構(gòu)制造電感器件。
[0004]現(xiàn)有技術(shù)中大多數(shù)采用的均為上述多種電容以及電感，但是M頂、MOM以及PIP等結(jié)構(gòu)形成的電容或者金屬導線結(jié)構(gòu)制造的電感均會占用芯片本身的設(shè)計面積，因此所制備的電感電容占據(jù)芯片的面積不能過大，導致電感電容的電極面積受到限制，導致電容器儲存電能的容量、內(nèi)阻以及電感的能量傳輸指標達不到器件的生產(chǎn)需求。
[0005]本發(fā)明人根據(jù)多年來從事半導體制造技術(shù)方面的相關(guān)經(jīng)驗，細心觀察且研究，提出了一種設(shè)計合理且有效改善現(xiàn)有技術(shù)缺陷的技術(shù)方案。

【發(fā)明內(nèi)容】

[0006]鑒于上述問題，本發(fā)明提供一種三維集成電路的器件及其制備方法，以解決現(xiàn)有技術(shù)中電感電容面積受限，導致電容器儲存電能的容量、內(nèi)阻以及電感的能量傳輸指標達不到器件生產(chǎn)需求的缺陷。
[0007]本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案為:
[0008]—種三維集成電路的器件，其中，所述器件包括:
[0009]第一晶圓，具有正面及相對于所述正面而設(shè)定的背面，且臨近所述正面于所述第一晶圓中設(shè)置有器件結(jié)構(gòu)；
[0010]第二晶圓，具有正面及相對于所述正面而設(shè)定的背面，且臨近所述正面于所述第二晶圓中設(shè)置有器件結(jié)構(gòu)；
[0011]所述第二晶圓的正面鍵合至所述第一晶圓的正面上；
[0012]所述第一晶圓的背面上和/或所述第二晶圓的背面上設(shè)置有非器件區(qū)域；
[0013]第三BEOL介質(zhì)層，覆蓋位于所述非器件區(qū)域的所述第一晶圓的背面表面和/或所述非器件區(qū)域的所述第二晶圓的背面表面；
[0014]其中，所述第三BEOL介質(zhì)層中設(shè)有電路元件。
[0015]較佳的，上述的三維集成電路的器件，其中，所述器件中:
[0016]所述電路元件為晶體管和/或電感和/或電容和/或電阻。
[0017]較佳的，上述的三維集成電路的器件，其中，所述器件中:
[0018]所述電路元件為電感和電容。
[0019]較佳的，上述的三維集成電路的器件，其中，所述器件中:
[0020]所述電感與所述電容互不接觸。
[0021]較佳的，上述的三維集成電路的器件，其中，所述器件中:
[0022]所述電容包括垂直于所述非器件區(qū)域方向，交替堆疊的若干金屬板和若干絕緣層。
[0023]較佳的，上述的三維集成電路的器件，其中，所述器件中:
[0024]所述電感包括若干金屬導線，所述金屬導線呈平面螺旋狀且平行于所述第一晶圓的背面表面和/或所述第二晶圓的背面表面。
[0025]較佳的，上述的三維集成電路的器件，其中，所述器件中:
[0026]所述第一晶圓包括第一襯底和第一 BEOL介質(zhì)層；所述第二晶圓包括第二襯底和第二 BEOL介質(zhì)層；
[0027]其中，所述第二 BEOL介質(zhì)層覆蓋所述第二襯底的上表面，所述第一 BEOL介質(zhì)層位于所述第二 BEOL介質(zhì)層之上，所述第一襯底覆蓋所述第一 BEOL介質(zhì)層的上表面。
[0028]—種三維集成電路的器件的制備方法，其中，所述方法包括:
[0029]步驟S1、提供一正面鍵合晶圓，所述鍵合晶圓包括第一晶圓和第二晶圓，且所述第一晶圓的背面上和/或所述第二晶圓的背面上設(shè)置有非器件區(qū)域，所述非器件區(qū)域包括第一區(qū)域和第二區(qū)域；
[0030]步驟S2、于所述非器件區(qū)域的第一晶圓的背面表面和/或所述非器件區(qū)域的第二晶圓的背面表面制備一金屬層；
[0031]步驟S3、去除部分所述金屬層，以于所述第一區(qū)域中形成電感，且于所述第二區(qū)域中形成一金屬板；
[0032]步驟S4、繼續(xù)沉積絕緣層覆蓋所述金屬板后，在位于所述第二區(qū)域中的所述絕緣層上繼續(xù)形成所述金屬板，以形成電容。
[0033]較佳的，上述的三維集成電路的器件的制備方法，其中，所述方法中還包括:
[0034]步驟S5、重復步驟S4，以形成交替堆疊的若干金屬板和若干絕緣層。
[0035]較佳的，上述的三維集成電路的器件的制備方法，其中，所述方法中:
[0036]所述交替堆疊的若干金屬板和若干絕緣層構(gòu)成所述電容；且去除部分所述金屬層，以于所述第一區(qū)域中形成平面螺旋狀的金屬導線，構(gòu)成所述電感。
[0037]較佳的，上述的三維集成電路的器件的制備方法，其中，所述方法中:
[0038]所述電感與所述電容互不接觸。
[0039]較佳的，上述的三維集成電路的器件的制備方法，其中，所述方法中:
[0040]所述電感和所述電容接觸所述第一晶圓的背面和/或所述第二晶圓的背面總面積的85%?95%。
[0041]較佳的，上述的三維集成電路的器件的制備方法，其中，所述方法中:
[0042]所述第一晶圓包括第一襯底和第一 BEOL介質(zhì)層；所述第二晶圓包括第二襯底和第二 BEOL介質(zhì)層；
[0043]其中，所述第二 BEOL介質(zhì)層覆蓋所述第二襯底的上表面，所述第一 BEOL介質(zhì)層位于所述第二 BEOL介質(zhì)層之上，所述第一襯底覆蓋所述第一 BEOL介質(zhì)層的上表面。
[0044]較佳的，上述的三維集成電路的器件的制備方法，其中，所述方法中還包括:
[0045]制備一第三BEOL介質(zhì)層以覆蓋所述第一晶圓的背面表面和/或所述第二晶圓的背面表面，并包覆所述電感和所述電容。
[0046]上述技術(shù)方案具有如下優(yōu)點或有益效果:
[0047]本發(fā)明公開了一種三維集成電路的器件及其制備方法，通過在非器件區(qū)域的晶圓的背面表面設(shè)置有電感電容的電路元件，該電感電容接觸晶圓背面的大部分面積，因此所制備的電感電容面積相對較大，電容儲存電能的容量、內(nèi)阻等指標以及電感的能量傳輸指標均可以達到器件生產(chǎn)的需求，同時因晶圓的背面可用來形成引線，所以超大面積的電容亦不會對其他電路元件的設(shè)計與分布造成影響。
[0048]具體
【附圖說明】
[0049]通過閱讀參照以下附圖對非限制性實施例所作的詳細描述，本發(fā)明及其特征、夕卜形和優(yōu)點將會變得更加明顯。在全部附圖中相同的標記指示相同的部分。并