一種碳化硅mosfet器件及其制備方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種碳化硅MOSFET器件，具體涉及碳化硅MOSFET器件JFET區(qū)上方的柵氧化層厚度的改變，及該器件的制備方法。
【背景技術(shù)】
[0002]相對于以娃為代表的第一代半導(dǎo)體和以砷化鎵為代表的第二代半導(dǎo)體，作為第三代半導(dǎo)體代表的碳化硅材料具有更大的禁帶寬度和臨界擊穿電場，從而適合制造高壓大功率半導(dǎo)體器件。作為國際上功率電子和新型材料領(lǐng)域研宄的熱點(diǎn)，SiC—直以來受到學(xué)界的高度重視，并已在Cree、Rohm、Infineon等公司的攻關(guān)推動下，進(jìn)入商業(yè)化階段。
[0003]對于一種高性能高可靠性的功率器件，需要有足夠高的耐壓能力，承受高壓主電路通斷。同時，要有盡量低的導(dǎo)通電阻，降低器件工作損耗，達(dá)到高效、環(huán)保和節(jié)能的要求。值得關(guān)注的是，不同于硅基MOSFET器件，碳化硅材料的臨界擊穿電場強(qiáng)度可達(dá)到2?3MV/cm。根據(jù)氧化層界面處電通量連續(xù)性原理，器件承受耐壓時JFET區(qū)上方柵氧化層電場強(qiáng)度很容易超過4MV/cm，嚴(yán)重影響柵氧化層可靠性。對于碳化硅功率MOSFET器件，JFET區(qū)寬度過窄則導(dǎo)通電阻過大，過寬則電場曲率集中效應(yīng)顯著，器件擊穿電壓下降。因此，在碳化硅MOSFET器件設(shè)計中，為抑制柵氧化層電場集中，保證柵氧化層可靠性，通常不惜犧牲導(dǎo)通電阻特性，采用較窄的JFET區(qū)寬度、較高的P阱摻雜濃度和較大的P阱結(jié)深設(shè)計。但會增大器件導(dǎo)通電阻一方面增大了器件導(dǎo)通電阻，另一方面需采用高能高劑量鋁離子注入，增大了工藝難度，也不利于降低工作損耗。

【發(fā)明內(nèi)容】

[0004]本發(fā)明提供了一種碳化硅MOSFET器件，其具有階梯形柵氧化層結(jié)構(gòu)。具體為JFET區(qū)上方柵氧化層較厚，而溝道區(qū)域上方柵氧化層厚度較薄。在不增大器件閾值電壓和導(dǎo)通電阻的前提下，能夠增強(qiáng)柵氧化層耐壓能力與可靠性。
[0005]本發(fā)明還提供了所述碳化硅MOSFET器件的制備方法，尤其是柵氧化層的制備方法。
[0006]為實(shí)現(xiàn)上述目的，本發(fā)明的技術(shù)方案如下:
[0007]一種碳化硅MOSFET器件，采用階梯形的柵氧化層結(jié)構(gòu)，位于溝道區(qū)和部分N+源區(qū)上方的為第一柵氧化層，其厚度為40?60nm ;位于JFET區(qū)上方的為第二柵氧化層，其厚度為 100 ?200nm。
[0008]由于器件閾值電壓與溝道區(qū)上方的柵氧化層厚度直接相關(guān)，因此將該處的柵氧化層設(shè)計的較薄，以保證器件閾值電壓適中，柵控特性良好；而JFET區(qū)上方柵氧化層為電場集中區(qū)域，因此將該處的柵氧化層設(shè)計的較厚，可以有效減小器件耐壓時該氧化層電場強(qiáng)度，提高柵氧化層可靠性。采用這一方案后，即可設(shè)計相對較寬的JFET區(qū)，保證器件低的導(dǎo)通電阻。
[0009]在本發(fā)明的具體實(shí)施例中，所述碳化硅MOSFET器件的JFET區(qū)寬度為2?6 ym。通常碳化硅MOSFET器件的JFET區(qū)寬度為4?8 ym。由于本發(fā)明中改變了溝道區(qū)和JFET區(qū)上方的柵氧化層厚度，減小了導(dǎo)通電阻，所以相應(yīng)增加了 JFET區(qū)寬度，避免器件提前被擊穿。
[0010]根據(jù)本發(fā)明，所述碳化硅MOSFET器件包括:
[0011]SiC N型襯底，為高摻雜的N型碳化硅襯底片；
[0012]N型緩沖層，其位于SiC N型襯底的上表面，優(yōu)選厚度為I?2 μπι，N+摻雜濃度為I X 118CnT3量級；
[0013]N型外延層，其位于緩沖層的上表面，優(yōu)選厚度為10?13ym，N+摻雜濃度為I X 1015cm_3?9X10 15cm_3;
[0014]JFET區(qū)，其位于N型外延層中部上方，介于相鄰的P阱之間，寬度為2?6μπι;
[0015]P阱，其位于N型外延層上方，JFET區(qū)兩側(cè)，優(yōu)選深度為0.5?0.8 μ m，Al3+摻雜濃度為 I X 118CnT3?5X10 18CnT3;
[0016]P+歐姆接觸區(qū)，其位于P阱上方邊緣，優(yōu)選結(jié)深為0.2?0.3 μ m，Al 3+摻雜濃度為I X 1019cm_3?5X10 19cm_3;
[0017]N+源區(qū)，其位于P阱上方，靠近P+歐姆接觸區(qū)，優(yōu)選結(jié)深為0.2?0.3 μ m，N+摻雜濃度為 I X 119CnT3?5X10 19CnT3;
[0018]柵氧化層，其位于溝道區(qū)、JFET區(qū)和部分N+源區(qū)的上表面，均為S12，位于溝道區(qū)和部分N+源區(qū)上方的為第一柵氧化層，其厚度為40?60nm ;位于JFET區(qū)上方的為第二柵氧化層，其厚度為100?200nm ;第一柵氧化層覆蓋N+源區(qū)的寬度由具體工藝參數(shù)決定，一般為0.5?2 μ m ;
[0019]多晶硅柵，其位于柵氧化層上表面，優(yōu)選厚度為0.4?0.6 μπι，P+摻雜濃度為I X102Clcm_3?3X102Clcm_3;
[0020]源極，其位于P+歐姆接觸區(qū)和N+源區(qū)上表面，優(yōu)選為厚度為30?100nm/100?300nm的Ti/Al合金；和
[0021]漏極，其位于襯底下表面，優(yōu)選為厚度為30?100nm/100?300nm的Ti/Al合金。
[0022]根據(jù)本發(fā)明，所述碳化硅MOSFET器件的制備方法步驟包括:
[0023](I)在SiCN型襯底上制備緩沖層，然后在緩沖層上外延生長N型外延層；
[0024](2)在N型外延層上進(jìn)行鋁離子注入，形成P阱，P阱右側(cè)為JFET區(qū)；
[0025](3)在P阱上進(jìn)行鋁離子注入，形成P+歐姆接觸區(qū)7 ;
[0026](4)在P阱上進(jìn)行氮離子注入，形成N+源區(qū)；
[0027](5)采用濕氧熱氧化技術(shù)，在1000°C?1300°C下反應(yīng)1min?50min，生長60?140nm厚的S1；J|介質(zhì)；
[0028](6)采用RIE干法刻蝕，去除JFET區(qū)上方以外的S12柵介質(zhì)；
[0029](7)在1000°C?1350°C下反應(yīng)20min?lOOmin，在P+歐姆接觸區(qū)、N+源區(qū)、溝道區(qū)和JFET區(qū)上方的S12柵介質(zhì)上方繼續(xù)干氧熱生長40?60nm S12柵介質(zhì)；
[0030](8)在S12柵介質(zhì)上淀積多晶硅10 ；
[0031](9)采用RIE干法刻蝕，除去P+歐姆接觸區(qū)和部分N+源區(qū)上的多晶硅和S12柵介質(zhì)，形成多晶硅柵電極圖形；其中位于溝道區(qū)和部分N+源區(qū)上方的為第一柵氧化層，厚度為40?60nm ;位于JFET區(qū)上方的為第二柵氧化層，厚度為100?200nm ；
[0032](10)在N+源區(qū)和P+歐姆接觸區(qū)上方，以及SiC襯底背面淀積Ti/Al合金，作為源極和漏極的歐姆接觸金屬，并在800°C?1000°C氮?dú)夥諊型嘶稹?br>[0033]所謂RIE(Reactive 1n Etching)為反應(yīng)離子刻蝕，是干蝕刻的一種。原理是當(dāng)在平板電極之間施加10?100MHZ的高頻電壓時會產(chǎn)生數(shù)百微米厚的離子層，在其中放入試樣，離子高速撞擊試樣而完成化學(xué)反應(yīng)蝕刻。
[0034]本發(fā)明相比于現(xiàn)有技術(shù)具有如下優(yōu)點(diǎn):
[0035]為有效增強(qiáng)柵氧化層耐壓特性，提高柵氧化層可靠性，本發(fā)明提供了一種具有階梯形柵氧化層結(jié)構(gòu)的改進(jìn)型碳化硅MOSFET器件，其JFET區(qū)上方的柵氧化層較溝道區(qū)域上方的柵氧化層厚2?4倍。在有效減小柵氧化層電場強(qiáng)度的同時，不致影響器件閾值電壓和柵控特性。繼而充分?jǐn)U展設(shè)計余量，通過采用較寬的JFET區(qū)結(jié)構(gòu)，進(jìn)一步減小器件導(dǎo)通電阻至6ηιΩ.cm2以下。
【附圖說明】
[0036]圖1為傳統(tǒng)的SiC MOSFET器件結(jié)構(gòu)示意圖；
[0037]圖2為本發(fā)明具有階梯型柵氧化層的SiC MOSFET器件結(jié)構(gòu)示意圖；
[0038]圖3為制備本發(fā)明具有階梯型柵氧化層的SiC MOSFET器件的文字流程圖；
[0039]圖4a?圖4j為制備本發(fā)明具有階梯型柵氧化層的SiC MOSFET器件的工藝流程圖。
[0040]其中，I為SiC N型襯底；2為N型緩沖層；3為N型外延層；4為P阱；5為JFET區(qū)；6為溝道區(qū)；7為P+歐姆接觸區(qū)；8為N+源區(qū)；9為柵氧化層；9-1為第一柵氧化層；9_2為第二柵氧化層；10為多晶硅柵；11為源極；12為漏極。
【具體實(shí)施方式】
[0041]下面通過實(shí)施例進(jìn)一步闡釋本發(fā)明。
[0042]本申請中SiC MOSFET器件的結(jié)果是對稱的，圖1?4中僅示出了其左半部分的區(qū)域，右半部分為左半部分的鏡像。
[0043]圖1為傳統(tǒng)的SiC MOSFET器件結(jié)構(gòu)示意圖，包括:
[0044]SiC N型襯底1，為高摻雜的N型碳化硅襯底片；
[0045]N型緩沖層2，其位于SiC N型襯底I的上表面，厚度為I?2 μ m，N+摻雜濃度為I X 118CnT3量級；
[0046]N型外延層3，其位于緩沖層2的上表面，厚度為10?13 ym，N+摻雜濃度為I X 1015cm_3?9X10 15cm_3;
[0047]JFET區(qū)5，其位于N型外延層3中部上方，介于相鄰的P阱4之間，寬度為2?6 μ m ；
[0048]P阱4，其位于N型外延層3上方，JFET區(qū)5兩側(cè)，深度為0.5?0.8 μ m、Al3+摻雜濃度為 I X 118CnT3?5X10 18CnT3;
[0049]P+歐姆接觸區(qū)7，其位于P阱4上方邊緣，結(jié)深為0.2?0.3 μ m、Al 3+摻雜濃度為I X 1019cm_3?5X10 19cm_3;
[0050]N+源區(qū)8，其位于P阱4上方，靠近P +歐姆接觸區(qū)7，結(jié)深為0.2?0.3 μ m、N +摻雜濃度為 I X 119CnT3?5X10 19CnT3;
[0051]柵氧化層9，其位于N+源區(qū)8、溝道