一種半導體器件及其制造方法
【技術(shù)領域】
[0001]本發(fā)明涉及半導體制造工藝，具體而言涉及一種提升NFET的性能的方法以及使用該方法制造的半導體器件。
【背景技術(shù)】
[0002]隨著半導體制造工藝節(jié)點的不斷減小，如何進一步提升互補金屬-氧化物半導體場效應晶體管的性能成為焦點問題。對于NFET而言，現(xiàn)有的做法是在將要形成源/漏區(qū)的部分中形成凹槽，在凹槽中形成頂部高于襯底表面的碳硅層，之后實施退火以在碳硅層與襯底之間朝向溝道區(qū)的界面位置形成位錯。所述位錯可以進一步提升碳硅層施加于NFET的溝道區(qū)的應力，而所述位錯的深度以及與柵極邊緣之間距離的大小直接決定所述應力的提升程度，但是，采用現(xiàn)有技術(shù)形成的所述位錯的與柵極邊緣之間的距離過大，進而影響所述位錯對所述應力的提升的貢獻程度。
[0003]因此，需要提出一種方法，以解決上述問題。

【發(fā)明內(nèi)容】

[0004]針對現(xiàn)有技術(shù)的不足，本發(fā)明提供一種半導體器件的制造方法，包括:提供半導體襯底，在所述半導體襯底上形成有偽柵極結(jié)構(gòu)；在所述偽柵極結(jié)構(gòu)的兩側(cè)形成側(cè)墻，并在所述側(cè)墻兩側(cè)的半導體襯底中形成碗狀凹槽；實施預非晶化注入，在所述半導體襯底中形成將所述碗狀凹槽的底部包裹住的預非晶化注入?yún)^(qū)；實施應力記憶過程并退火，以在所述碗狀凹槽下方的半導體襯底中形成所述位錯；去除所述側(cè)墻，在所述碗狀凹槽中外延生長頂部高于所述半導體襯底表面的抬升硅層或碳硅層；去除所述偽柵極結(jié)構(gòu)，并在形成的溝槽內(nèi)形成高k-金屬柵極結(jié)構(gòu)。
[0005]進一步，所述碗狀凹槽的最深處的深度小于5nm。
[0006]進一步，形成所述碗狀凹槽的工藝步驟包括:先采用干法蝕刻工藝對所述半導體襯底進行縱向蝕刻，以在所述半導體襯底的將要形成源/漏區(qū)的部分中形成溝槽；再采用各向同性的干法蝕刻工藝繼續(xù)蝕刻所述溝槽，使所述溝槽轉(zhuǎn)變?yōu)樗鐾霠畎疾邸?br>[0007]進一步，所述預非晶化注入的離子入射方向相對于與所述半導體襯底相垂直的方向具有夾角，所述夾角的大小取決于所述偽柵極結(jié)構(gòu)的節(jié)距的大小。
[0008]進一步，形成所述側(cè)墻之前，還包括下述步驟:在所述偽柵極結(jié)構(gòu)的兩側(cè)形成偏移側(cè)墻，所述偏移側(cè)墻由氧化物、氮化物或者二者的組合構(gòu)成；實施低摻雜離子注入，以在所述半導體襯底中形成低摻雜源/漏區(qū)；執(zhí)行袋狀區(qū)離子注入，以在所述半導體襯底中形成將所述低摻雜源/漏區(qū)包裹住的袋狀區(qū)。
[0009]進一步，形成所述位錯的工藝步驟包括:在所述半導體襯底上形成完全覆蓋所述偽柵極結(jié)構(gòu)和所述側(cè)墻的應力材料層；執(zhí)行退火工藝，形成所述位錯，將所述應力材料層具有的應力通過所述位錯轉(zhuǎn)移到所述半導體襯底中的溝道區(qū)；去除所述應力材料層。
[0010]進一步，實施所述預非晶化注入之后且實施所述應力記憶過程之前，還包括執(zhí)行重摻雜離子注入的步驟，以在所述半導體襯底中形成重摻雜源/漏區(qū)。
[0011]進一步，實施所述外延生長的同時，原位摻雜所述重摻雜源/漏區(qū)中的摻雜離子。
[0012]進一步，所述偽柵極結(jié)構(gòu)包括自下而上層疊的犧牲柵介電層和犧牲柵電極層，所述高k_金屬柵極結(jié)構(gòu)包括自下而上堆疊而成的界面層、高k介電層、覆蓋層、阻擋層、功函數(shù)設定金屬層、浸潤層和金屬柵極材料層。
[0013]進一步，所述半導體器件為NFET。
[0014]本發(fā)明還提供一種如上述任一方法制造的半導體器件，所述半導體器件的高k_金屬柵極結(jié)構(gòu)兩側(cè)的半導體襯底中形成有頂部高于所述半導體襯底表面的抬升硅層或碳娃層，所述抬升娃層或碳娃層位于所述半導體襯底中的部分的最大厚度小于5nm。
[0015]根據(jù)本發(fā)明，通過在半導體襯底中形成碗狀凹槽，并實施離子入射方向相對于與半導體襯底相垂直的方向具有夾角的預非晶化注入，在半導體襯底中形成將碗狀凹槽的底部包裹住的預非晶化注入?yún)^(qū)，可以縮短后續(xù)形成的位錯與偽柵極結(jié)構(gòu)的邊緣之間的距離，進一步提升NFET的性能。
【附圖說明】
[0016]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。
[0017]附圖中:
[0018]圖1A-圖1K為根據(jù)本發(fā)明示例性實施例的方法依次實施的步驟所分別獲得的器件的示意性剖面圖；
[0019]圖2為根據(jù)本發(fā)明示例性實施例的方法依次實施的步驟的流程圖。
【具體實施方式】
[0020]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領域公知的一些技術(shù)特征未進行描述。
[0021]為了徹底理解本發(fā)明，將在下列的描述中提出詳細的步驟，以便闡釋本發(fā)明提出的提升NFET的性能的方法以及使用該方法制造的半導體器件。顯然，本發(fā)明的施行并不限定于半導體領域的技術(shù)人員所熟習的特殊細節(jié)。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。
[0022]應當理解的是，當在本說明書中使用術(shù)語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0023][示例性實施例]
[0024]下面，參照圖1A-圖1K和圖2來描述根據(jù)本發(fā)明示例性實施例的方法提升NFET的性能的詳細步驟。
[0025]參照圖1A-圖1K，其中示出了根據(jù)本發(fā)明示例性實施例的方法依次實施的步驟所分別獲得的器件的示意性剖面圖。
[0026]首先，如圖1A所示，提供半導體襯底100，半導體襯底100的構(gòu)成材料可以采用未摻雜的單晶硅、摻雜有雜質(zhì)的單晶硅、絕緣體上硅(SOI )、絕緣體上層疊硅(SSOI)、絕緣體上層疊鍺化硅(S-SiGeOI)、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。作為示例，在本實施例中，半導體襯底100的構(gòu)成材料選用單晶硅。在半導體襯底100中形成有隔離結(jié)構(gòu)101，作為示例，隔離結(jié)構(gòu)101為淺溝槽隔離(STI)結(jié)構(gòu)或者局部氧化硅(LOCOS)隔離結(jié)構(gòu)，在本實施例中，隔離結(jié)構(gòu)為淺溝槽隔離結(jié)構(gòu)。隔離結(jié)構(gòu)101將半導體襯底100分為NFET區(qū)和PFET區(qū)，為了簡化，圖示中僅示出NFET區(qū)。半導體襯底100中還形成有各種阱(well)結(jié)構(gòu)，為了簡化，圖示中予以省略。
[0027]在半導體襯底100上形成有偽柵極結(jié)構(gòu)102,作為示例,偽柵極結(jié)構(gòu)102包括自下而上層疊的犧牲柵介電層102a和犧牲柵電極層102b。犧牲柵介電層102a的材料優(yōu)選氧化物，例如二氧化硅。犧牲柵電極層102b的材料包括多晶硅或無定形碳，特別優(yōu)選的是多晶硅。
[0028]作為示例，在偽柵極結(jié)構(gòu)102的兩側(cè)形成有緊靠偽柵極結(jié)構(gòu)102的偏移側(cè)墻103。偏移側(cè)墻103由氧化物、氮化物或者二者的組合構(gòu)成，在本實施例中，偏移側(cè)墻103的構(gòu)成材料為氧化物。形成偏移側(cè)墻103的工藝過程為本領域技術(shù)人員所熟習，在此不再加以贅述。
[0029]接著，如圖1B所示，實施低摻雜離子注入，以在半導體襯底100中形成低摻雜源/漏區(qū)104。
[0030]對于NFET區(qū)而言，低摻雜離子注入的摻雜離子可以是磷離子或者砷離子等。
[0031]當?shù)蛽诫s離子注入的摻雜離子為磷離子時，離子注入的能量范圍為l_20keV，離子注入的劑量為1.0Xe14-L OXe15CnT2 ;當?shù)蛽诫s離子注入的摻雜離子為砷離子時，離子注入的能量范圍為2-35keV，離子注入的劑量為1.0Xe14-1.0Xe15cm_2。
[0032]在實施低摻雜離子注入之