6、設置在多個溝槽TR內的絕緣膜24、以及設置在絕緣膜24內的發(fā)射電極25。發(fā)射電極25也可以利用與柵極電極8相同的材料且同一工藝形成。發(fā)射電極25是利用未圖示的配線而與主區(qū)域10a的發(fā)射電極11電連接。
[0064]通過如圖所示的那樣將溝槽TR設置在分離區(qū)域10c，仍然可以提高柵極電極8與集電極I間的耐壓。而且，不同于圖2的半導體裝置100，因為無需厚的ρ型半導體層22，所以制造工藝得以簡化。
[0065]另外，也可以將如圖8所示的溝槽TR以及發(fā)射電極25的構造與圖6的半導體裝置1002組合。
[0066](第二實施方式)
[0067]圖9是第二實施方式的半導體裝置101的剖視圖。對與圖2共通的構成部分標注相同符號，以下，以與圖2的不同點為中心進行說明。
[0068]在集電極I上設置作為集極層的半導體層2、2"。而且，本實施方式中，主區(qū)域10a以及傳感區(qū)域10b中的半導體層2的導電型為ρ+型。另一方面，分離區(qū)域10c中的半導體層2"的導電型為η型。
[0069]因此，未從分離區(qū)域10c中的半導體層2"注入空穴。結果，與第一實施方式同樣，可以進一步減小從主區(qū)域10a或傳感區(qū)域10b向分離區(qū)域10c流入的電流。
[0070]這種半導體裝置101中的半導體層2、2"是作為一個示例以如下方式形成。
[0071]在分離區(qū)域10c上設置抗蝕劑，以遮蔽分離區(qū)域100c。在此狀態(tài)下，從ιΓ型半導體層4的下側注入ρ型雜質離子。結果，僅對主區(qū)域10a以及傳感區(qū)域10b選擇性地注入P型雜質離子。然后，去除抗蝕劑。
[0072]然后，在除分離區(qū)域10c以外的主區(qū)域10a以及傳感區(qū)域10b上設置抗蝕劑，以遮蔽主區(qū)域10a以及傳感區(qū)域100b。在此狀態(tài)下，從n_型半導體層4的下側注入η型雜質離子。結果，僅對分離區(qū)域10c選擇性地注入η型雜質離子。
[0073]然后，使所注入的η型以及ρ型雜質離子通過熱擴散而活化。由此，形成半導體層2、2"。
[0074]另外，也可以不將η型雜質進行離子注入，使用η—型半導體層4作為半導體層2"。
[0075]像這樣，第二實施方式中，將分離區(qū)域10c中的半導體層W的導電型設為η型。因此，與第一實施方式相比，電流更不易在分離區(qū)域10c流動，可以抑制電流從主區(qū)域10a以及傳感區(qū)域10b流入分離區(qū)域100c。因此，與第一實施方式相比，可以進一步精度良好地檢測流動在半導體裝置101的主電流Im。
[0076](第三實施方式)
[0077]圖10是第三實施方式的半導體裝置102的剖視圖。對與圖2共通的構成部分標注相同符號，以下，以與圖2的不同點為中心進行說明。另外，在半導體裝置102中，ρ+型半導體層2的雜質濃度也可以在主區(qū)域100a、傳感區(qū)域10b以及分離區(qū)域10c中相同。
[0078]本實施方式中，在主區(qū)域10a以及傳感區(qū)域10b中，在p+型半導體層2與η—型半導體層4之間設置η型半導體層(第六半導體層)3。另一方面，在分離區(qū)域10c中，在P+型半導體層2與η—型半導體層4之間，設置η+型半導體層(第六半導體層)3'。
[0079]分離區(qū)域10c中的η+型半導體層3'的雜質濃度高于主區(qū)域10a以及傳感區(qū)域10b中的η型半導體層3的雜質濃度。作為具體例，分離區(qū)域10c中的η+型半導體層:V的雜質濃度的最大值為11Vcm3左右。相對于此,主區(qū)域10a以及傳感區(qū)域10b中的η型半導體層3的雜質濃度的最大值為小于等于11Vcm3左右。另外，主區(qū)域10a中的η型半導體層3的雜質濃度也可以與傳感區(qū)域10b中的η型半導體層3的雜質濃度不同。
[0080]因為分離區(qū)域10c中的η+型半導體層3'的雜質濃度高，所以從分離區(qū)域10c中的P+型半導體層2向η—型半導體層4的空穴注入量得到抑制。結果，可以減小從主區(qū)域10a或傳感區(qū)域10b向分離區(qū)域10c流入的電流。
[0081]這種半導體裝置102中的η.型半導體層3'是作為一個示例以如下方式形成。
[0082]在分離區(qū)域10c上設置抗蝕劑，以遮蔽分離區(qū)域100c。在此狀態(tài)下，從ιΓ型半導體層4的下側注入η型雜質離子(將其稱為第一次η型雜質離子注入)。結果，僅對主區(qū)域10a以及傳感區(qū)域10b選擇性地注入η型雜質離子。然后，去除抗蝕劑。
[0083]然后，在除分離區(qū)域10c以外的主區(qū)域10a以及傳感區(qū)域10b上設置抗蝕劑，以遮蔽主區(qū)域10a以及傳感區(qū)域100b。在此狀態(tài)下，從n_型半導體層4的下側注入η型雜質離子(將其稱為第二次η型雜質離子注入)。結果，僅對分離區(qū)域10c選擇性地注入η型雜質尚子。
[0084]這里，以比所述第一次η型雜質離子注入時高的劑量進行第二次η型雜質離子注入。由此,可以使分離區(qū)域10c中的η型雜質的濃度高于主區(qū)域10a以及傳感區(qū)域10b中的η型雜質的濃度。
[0085]然后，使所注入的η型雜質離子通過熱擴散而活化。由此，形成η型半導體層3、3'。
[0086]像這樣，第三實施方式中，使分離區(qū)域10c中的η+型半導體層:V的雜質濃度高于主區(qū)域10a以及傳感區(qū)域10b中的η型半導體層3的雜質濃度。因此，電流不易在分離區(qū)域10c流動，可以抑制電流從主區(qū)域10a以及傳感區(qū)域10b流入分離區(qū)域100c。因此，與第一實施方式同樣，可以精度良好地檢測流動在半導體裝置101的主電流Im。
[0087](第四實施方式)
[0088]圖11是第四實施方式的半導體裝置103的剖視圖。對與圖5共通的構成部分標注相同符號，以下，以與圖5的不同點為中心進行說明。另外，在半導體裝置103中，η型半導體層3的雜質濃度也可以在主區(qū)域100a、傳感區(qū)域10b以及分離區(qū)域10c中相同。
[0089]本實施方式中，分離區(qū)域10c中的η型半導體層3的厚度厚于主區(qū)域10a以及傳感區(qū)域10b中的η型半導體層3的厚度。作為具體例，分離區(qū)域10c中的η型半導體層3的厚度為5μπι左右。相對于此，主區(qū)域10a以及傳感區(qū)域10b中的η型半導體層3的厚度為Iym左右。另外，主區(qū)域10a中的η型半導體層3的厚度也可以與傳感區(qū)域10b中的η型半導體層3的厚度不同。
[0090]因為分離區(qū)域10c中的η型半導體層3厚,所以從分離區(qū)域10c中的ρ+型半導體層2向n_型半導體層4的空穴注入量得到抑制。結果，可以減小從主區(qū)域10a或傳感區(qū)域10b向分離區(qū)域10c流入的電流。
[0091]這種半導體裝置103中的η型半導體層3是作為一個示例以如下方式形成。
[0092]首先，從η_型半導體層4的下側對整個面注入η型雜質離子(將其稱為第一次η型雜質離子注入)。
[0093]然后，在除分離區(qū)域10c以外的主區(qū)域10a以及傳感區(qū)域10b上設置抗蝕劑，以遮蔽主區(qū)域10a以及傳感區(qū)域100b。在此狀態(tài)下，從n_型半導體層4的下側注入η型雜質離子(稱為第二次η型雜質離子注入)。結果，僅對分離區(qū)域10c選擇性地注入η型雜質尚子。
[0094]這里，以比所述第一次η型雜質離子注入時高的能量進行第二次η型雜質離子注入。由此，可以對較深的區(qū)域注入η型雜質離子。
[0095]然后，使所注入的η型雜質離子通過熱擴散而活化。由此，形成η型半導體層3。
[0096]像這樣，第四實施方式中，使分離區(qū)域10c中的η型半導體層3較厚。因此，電流不易在分離區(qū)域10c流動，可以抑制電流從主區(qū)域10a以及傳感區(qū)域10b流入分離區(qū)域10c0因此，與第三實施方式同樣，可以精度良好地檢測流動在半導體裝置101的主電流Im0
[0097]另外，在所述半導體裝置101?103中，也可以考慮與圖5?圖8相同的變化例。而且，也可以任意地組合所述第一?第四實施方式的兩種以上實施方式。進而，第一?第四實施方式中，示出了將第一導電型設為P型且將第二導電型設為η型的示例，相反，也可以將第一導電型設為η型，將第二導電型設為ρ型。而且，各半導體層既可以是對半導體基板進行離子注入而形成的層，也可以是堆積半導體膜而形成的層。
[0098]這里，在所謂的RC(Reverse Conducting,逆導)_IGBT中，已知有使二極管動作時分離IGBT區(qū)域與二極管區(qū)域的技術。
[0099]然而，這種RC-1GBT是與第一?第四實施方式中所說明的半導體裝置100?103完全不同。半導體裝置100?103具有在使主區(qū)域10a以及傳感區(qū)域10b同時動作的情況下用來避免主電流與傳感電流相互干涉的構造。
[0100]更具體來說，第一實施方式中的半導體裝置100中，使分離區(qū)域10c中的