基于soi襯底的單雜質(zhì)原子無結(jié)硅納米線晶體管及制備方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體器件制作即使領(lǐng)域，具體涉及一種基于SOI襯底的單雜質(zhì)原子無結(jié)硅納米線晶體管及其制備方法。
【背景技術(shù)】
[0002]隨著集成電路制造技術(shù)的不斷進(jìn)步，當(dāng)前金屬-氧化物-半導(dǎo)體場效應(yīng)晶體管(MOSFET)的技術(shù)結(jié)點(diǎn)已進(jìn)入到14nm階段，器件物理柵長已經(jīng)小于20nm，器件結(jié)構(gòu)也逐漸從平面結(jié)構(gòu)發(fā)展到硅納米線的三維結(jié)構(gòu)。伴隨著器件尺寸的持續(xù)縮小，其面臨的挑戰(zhàn)也越來越大，因此基于新原理的納米電子器件成為研宄的熱點(diǎn)。
[0003]在普通的反型模式晶體管中，溝道區(qū)與源漏區(qū)的摻雜類型不同，有pn結(jié)的形成。隨著器件尺寸縮小，當(dāng)器件柵長小到1nm量級時(shí)，要在溝道兩端幾個(gè)納米內(nèi)實(shí)現(xiàn)摻雜濃度以及摻雜類型的突變，實(shí)現(xiàn)非常高的摻雜濃度梯度，給離子注入工藝和其后的退火工藝帶來了巨大挑戰(zhàn)。而無結(jié)晶體管實(shí)現(xiàn)了溝道區(qū)與源漏區(qū)的統(tǒng)一重?fù)诫s，在溝道方向上不存在摻雜濃度和類型的改變，大大簡化了器件制備的工藝難度。目前已有多個(gè)研宄組在絕緣體上的硅(SOI)襯底上成功實(shí)現(xiàn)了無結(jié)硅納米線晶體管，獲得了可以與傳統(tǒng)反型模式晶體管想比擬甚至更好的性能。
[0004]無結(jié)硅納米線晶體管的導(dǎo)通需要在重?fù)诫s的硅納米線溝道，在硅納米線內(nèi)有著一定數(shù)量的摻雜原子參與導(dǎo)電。而隨著器件尺寸的繼續(xù)縮小，硅納米線和柵長的不斷縮小，導(dǎo)電溝道內(nèi)雜質(zhì)原子數(shù)目必將不斷減少，而最極端情況的就是單雜質(zhì)原子晶體管。
[0005]單雜質(zhì)原子晶體管與單電子晶體管類似，器件在正常工作時(shí)載流子的傳輸是以極少量甚至單個(gè)電子進(jìn)行輸運(yùn)。因此器件工作時(shí)具有非常小的漏極電流，對于低功耗的電路設(shè)計(jì)有著潛在的應(yīng)用價(jià)值。單雜質(zhì)原子晶體管中的單個(gè)雜質(zhì)原子，就相當(dāng)于單電子晶體管中在源漏之間的量子點(diǎn)結(jié)構(gòu)。因此，單雜質(zhì)原子晶體管會(huì)在輸運(yùn)過程中產(chǎn)生庫侖阻塞效應(yīng)。
[0006]本發(fā)明提出了一種利用聚焦離子束技術(shù)制備單雜質(zhì)原子晶體管的方法，可以精確控制在硅納米線內(nèi)雜質(zhì)原子的數(shù)目，為單原子晶體管的制備開辟了一條技術(shù)路線。

【發(fā)明內(nèi)容】

[0007]有鑒于此，本發(fā)明的主要目的在于提供一種基于SOI襯底的單雜質(zhì)原子無結(jié)硅納米線晶體管及制備方法，具有結(jié)構(gòu)簡化和實(shí)現(xiàn)了離子注入數(shù)目的精確控制。
[0008]為達(dá)到上述目的，本發(fā)明提供了一種基于SOI襯底的單雜質(zhì)原子無結(jié)硅納米線晶體管，包括:
[0009]一 SOI 襯底；
[0010]一源區(qū)，該源區(qū)是通過刻蝕SOI襯底的頂層硅得到，其位于SOI襯底上面的一側(cè)；
[0011]一漏區(qū)，該漏區(qū)是通過刻蝕SOI襯底的頂層硅得到，其位于SOI襯底上面的另一側(cè)；
[0012]一硅納米線，該硅納米線位于SOI襯底上，該硅納米線連接源區(qū)與漏區(qū)；
[0013]一絕緣介質(zhì)薄膜層，該絕緣介質(zhì)薄膜層制作于該硅納米線以及源區(qū)、漏區(qū)的表面；
[0014]一多晶硅柵條，該柵條制作于源區(qū)與漏區(qū)之間的硅納米線上及兩側(cè)，并垂直于硅納米線，在多晶硅柵條的兩側(cè)暴露出部分絕緣介質(zhì)薄膜層；
[0015]一源電極，該源電極制作于源區(qū)上；
[0016]一漏電極，該漏電極制作于漏區(qū)上；以及
[0017]一柵電極，該柵電極制作于柵條上。
[0018]本發(fā)明還提供一種基于SOI襯底的單雜質(zhì)原子無結(jié)硅納米線晶體管的制備方法，包括如下步驟:
[0019]步驟1:在SOI襯底的頂層硅上制作單原子晶體管的硅納米線、源區(qū)和漏區(qū)圖形，刻蝕；
[0020]步驟2:在硅納米線、源區(qū)和漏區(qū)的表面和側(cè)壁上生成S12緩沖層；
[0021]步驟3:在硅納米線的中間部分覆蓋電子束抗蝕劑；
[0022]步驟4:對未覆蓋電子束抗蝕劑的硅納米線、源區(qū)和漏區(qū)進(jìn)行摻雜；
[0023]步驟5:去除覆蓋在硅納米線的電子束抗蝕劑和在硅納米線、源區(qū)和漏區(qū)表面和側(cè)壁上生成S12緩沖層；
[0024]步驟6:采用聚焦離子束技術(shù)，在硅納米線的中間部分實(shí)現(xiàn)單個(gè)雜質(zhì)原子的注入；
[0025]步驟7:快速退火激活摻雜的雜質(zhì)原子；
[0026]步驟8:在硅納米線、源區(qū)、漏區(qū)和暴露的襯底表面生長絕緣介質(zhì)薄膜層；
[0027]步驟9:在絕緣介質(zhì)薄膜層上覆蓋多晶硅柵層，并對多晶硅柵層進(jìn)行離子注入摻雜;
[0028]步驟10:在多晶硅柵層上刻蝕出多晶硅柵條；以及
[0029]步驟11:在源區(qū)、漏區(qū)和多晶硅柵條上分別制作源電極、漏電極和柵電極，完成器件的制備。
[0030]從上述技術(shù)方案可以看書，本發(fā)明具有以下有益效果:
[0031](I)本發(fā)明提供的基于SOI襯底的單雜質(zhì)原子無結(jié)硅納米線晶體管的制備方法，通過引入改進(jìn)的聚焦離子束技術(shù)，定位在硅納米線上注入單個(gè)雜質(zhì)原子，可以實(shí)現(xiàn)雜質(zhì)原子數(shù)目和位置的精確可控性，能夠在SOI襯底上制備出單原子晶體管。
[0032](2)本發(fā)明提供的基于SOI襯底的單雜質(zhì)原子無結(jié)硅納米線晶體管的制備方法，使用了改進(jìn)的聚焦離子束技術(shù)，有效利用了儀器設(shè)備，實(shí)驗(yàn)室實(shí)現(xiàn)較為簡單。
[0033](3)本發(fā)明提供的基于SOI襯底的單雜質(zhì)原子無結(jié)硅納米線晶體管的制備方法，可以通過熱氧化有效減小溝道區(qū)硅納米線的有效橫截面積，實(shí)現(xiàn)器件的小型化。
【附圖說明】
[0034]為進(jìn)一步說明本發(fā)明的技術(shù)內(nèi)容，結(jié)合實(shí)施例和附圖詳細(xì)說明如下:
[0035]其中:
[0036]圖1為本發(fā)明提供的基于SOI襯底的單雜質(zhì)原子晶體管的三維結(jié)構(gòu)示意圖；
[0037]圖2為本發(fā)明提供的基于SOI襯底的單雜質(zhì)原子無結(jié)硅納米線晶體管的制備方法流程圖。
【具體實(shí)施方式】
[0038]請參閱圖1所示，本發(fā)明提供一種基于SOI襯底的單雜質(zhì)原子無結(jié)硅納米線晶體管，包括:
[0039]— SOI襯底1，從上到下，包括頂層硅、埋氧層和背襯底三層結(jié)構(gòu)；
[0040]一源區(qū)2，該源區(qū)2是通過刻蝕SOI襯底I的頂層硅得到，其位于SOI襯底I上面的一側(cè)；
[0041]一漏區(qū)3，該漏區(qū)3是通過刻蝕SOI襯底I的頂層硅得到，其位于SOI襯底I上面的另一側(cè)；
[0042]一硅納米線4，該硅納米線4位于SOI襯底I上，該硅納米線4連接源區(qū)2與漏區(qū)3 ；
[0043]其中源區(qū)2、漏區(qū)3和未被多晶硅柵條包裹的硅納米線4采用N型或P型摻雜，摻雜濃度為118-1O19Cnr3量級；
[0044]一絕緣介質(zhì)薄膜層(圖中未示)，該絕緣介質(zhì)薄膜層制作于該硅納米線4以及源區(qū)2、漏區(qū)3的表面，所述該絕緣介質(zhì)薄膜層采用的材料為S12、氮氧化物、Hf02、Si3N4、Zr02、Ta2O5、BST 或 PZT ；
[0045]一多晶硅柵條8，該柵條8制作于源區(qū)2與漏區(qū)3之間的硅納米線4上及兩側(cè)，并垂直于硅納米線4，在多晶硅柵條8的兩側(cè)暴露出部分絕緣介質(zhì)薄膜層，所述被多晶硅柵條8包裹的硅納米線4的部分僅含有單個(gè)雜質(zhì)原子，摻雜原子的類型采用N型或P型摻雜，所述多晶硅柵條8的摻雜原子的類型采用P型或N型摻雜，摻雜濃度為121-1O23cnT3量級；
[0046]一源電極9，該源電極9制作于源區(qū)2上；
[0047]—漏電極10，該漏電極10制作于漏區(qū)3上；以及
[0048]一柵電極11，該柵電極11制作于柵條8上。
[0049]請參閱圖2，并結(jié)合參閱圖1所示，本發(fā)明提供一種基于SOI襯底的單雜質(zhì)原子無結(jié)硅納米線晶體管的制備方法，包括如下步驟:
[0050]步驟1:利用電子束曝光技術(shù)或光刻技術(shù)在SOI襯底