射頻集成電路芯片及其形成方法
【技術領域】
[0001]本發(fā)明涉及半導體制造領域，尤其是涉及一種射頻集成電路芯片及其形成方法。
【背景技術】
[0002]射頻集成電路(Rad1Frequency Integrated Circuit, RFIC),嚴格來說，是指在0.8GHz以上頻段工作的模擬電路，包括微波和毫米波電路。
[0003]射頻集成電路主要包括濾波器、低噪放放大器(LNA)、壓控振蕩器(VC0)、混頻器、放大/驅(qū)動器、頻率合成器、功率放大器(PA)和功率管理等電路。用這些射頻集成電路可以構(gòu)成射頻收發(fā)器，其中，用LNA、VC0、混頻器、驅(qū)動器等可以構(gòu)成信號接收鏈的接受前端，即接收器系統(tǒng)；而頻率合成器和功率放大器等則構(gòu)成發(fā)射器。射頻集成電路的應用十分廣泛。
[0004]對于制作在絕緣體上半導體結(jié)構(gòu)(Semiconductor-On-1nsulator, SOI)上的射頻集成電路芯片(Chip)而言，當射頻信號通過射頻集成電路中的主動器件和被動器件(如傳輸線或電感等)時，射頻信號會與絕緣體上硅襯底之間耦合，導致諧波失真(HarmonicDistort1n),諧波失真對信號的線性特性會產(chǎn)生極大的不利影響。
[0005]為此需要一種新的射頻集成電路芯片及其形成方法，以防止射頻信號與絕緣體上硅襯底之間耦合而導致諧波失真。

【發(fā)明內(nèi)容】

[0006]本發(fā)明解決的問題提供一種射頻集成電路芯片及其形成方法，以提高射頻信號的傳輸質(zhì)量。
[0007]為解決上述問題，本發(fā)明提供一種射頻集成電路芯片的形成方法，包括:
[0008]提供絕緣體上半導體結(jié)構(gòu)，所述絕緣體上半導體結(jié)構(gòu)從下到上依次包括基底、埋氧化層和半導體襯底，所述半導體襯底中具有淺溝槽隔離結(jié)構(gòu)；
[0009]蝕刻所述淺溝槽隔離結(jié)構(gòu)及其下方的埋氧化層直至形成通孔，所述通孔暴露所述基底表面；
[0010]沿所述通孔采用各向同性刻蝕方法蝕刻所述基底直至在所述基底形成溝槽；
[0011 ] 沉積填充層填充所述溝槽和所述通孔；
[0012]在所述半導體襯底、所述淺溝槽隔離結(jié)構(gòu)和所述填充層上形成介質(zhì)層；
[0013]在所述介質(zhì)層上形成射頻器件。
[0014]可選的，采用各向同性干法刻蝕方法形成所述溝槽，所述各向同性干法刻蝕方法采用的反應氣體包括HBr、Cl2和O2的至少其中之一。
[0015]可選的，所述溝槽呈橢球形，并且所述溝槽的深度范圍為0.5 μ m?3 μ m。
[0016]可選的，采用各向同性濕法刻蝕方法形成所述溝槽。
[0017]可選的，所述填充層的材料包括無定形硅或者多晶硅。
[0018]可選的，采用各向異性干法刻蝕方法形成所述通孔，所述各向異性干法刻蝕方法采用的反應氣體包括CF4和CHF3的至少其中之一。
[0019]為解決上述問題，本發(fā)明還提供了一種射頻集成電路芯片，包括:
[0020]絕緣體上半導體結(jié)構(gòu)，所述絕緣體上半導體結(jié)構(gòu)從下到上依次包括基底、埋氧化層和半導體襯底，所述半導體襯底中具有淺溝槽隔離結(jié)構(gòu)；
[0021]填充層，貫穿所述淺溝槽隔離結(jié)構(gòu)和所述埋氧化層，并填充部分所述基底以將所述基底與所述淺溝槽隔離結(jié)構(gòu)和所述埋氧化層隔開；
[0022]介質(zhì)層，位于所述半導體襯底、所述淺溝槽隔離結(jié)構(gòu)和所述填充層上；
[0023]射頻器件，位于所述介質(zhì)層上。
[0024]可選的，所述填充層的材料包括無定形硅或者多晶硅。
[0025]可選的，所述填充層位于所述基底部分呈橢球形，并且所述填充層位于所述基底部分的厚度范圍為0.5 μ m?3 μ m。
[0026]可選的，所述埋氧化層和所述淺溝槽隔離結(jié)構(gòu)的總厚度范圍為2_?3_。
[0027]與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下優(yōu)點:
[0028]本發(fā)明的技術方案提供絕緣體上半導體結(jié)構(gòu)，所述絕緣體上半導體結(jié)構(gòu)包括基底、埋氧化層和半導體襯底，所述半導體襯底中具有淺溝槽隔離結(jié)構(gòu)，然后蝕刻所述淺溝槽隔離結(jié)構(gòu)及其下方的埋氧化層直至形成通孔，所述通孔暴露所述基底表面，之后采用各向同性刻蝕方法通過所述通孔蝕刻所述基底直至形成溝槽，此后沉積填充層填充所述溝槽和所述通孔，其后在所述半導體襯底、所述淺溝槽隔離結(jié)構(gòu)和所述填充層上形成介質(zhì)層，最后在所述介質(zhì)層上形成射頻器件。由于基底與淺溝槽隔離結(jié)構(gòu)之間被填充層隔開，因此能夠防止基底與淺溝槽隔離結(jié)構(gòu)之間形成電荷反型層或者電荷積聚層，進而防止基底出現(xiàn)類似于溝道的導電層，因而射頻器件與基底之間不會存在耦合電容，射頻信號通過器件時，不會發(fā)生諧波失真，提高射頻信號的傳輸質(zhì)量。
[0029]進一步，填充層的材料包括無定形硅或者多晶硅。無論是無定形硅還是多晶硅，都不是單晶結(jié)構(gòu)，因此，即使埋氧化層和淺溝槽隔離結(jié)構(gòu)存在固定電荷，埋氧化層和淺溝槽隔離結(jié)構(gòu)也無法使填充層形成電荷反型層或者電荷積聚層，并且無定形硅或者多晶硅的制作工藝成熟，制作成本低，適合量產(chǎn)。
[0030]進一步，采用各向同性干法刻蝕方法形成溝槽，所述各向同性干法刻蝕方法采用的反應氣體包括HBrXl2和O2的至少其中之一。HBrXl2和O2等反應氣體形成的等離子體對二氧化硅的蝕刻速率極小，對硅的蝕刻速率較大，因此HBrXl2和O2等反應氣體形成的等離子體對基底和淺溝槽隔離結(jié)構(gòu)(埋氧化層)有較高的刻蝕選擇比，達到對基底的快速蝕刻形成溝槽，同時不對淺溝槽隔離結(jié)構(gòu)(埋氧化層)造成影響。
【附圖說明】
[0031]圖1是現(xiàn)有射頻集成電路芯片剖面結(jié)構(gòu)示意圖；
[0032]圖2至圖8是本發(fā)明實施例射頻集成電路芯片的形成方法各步驟對應結(jié)構(gòu)示意圖。
【具體實施方式】
[0033]如圖1所示,現(xiàn)有射頻集成電路芯片包括絕緣體上半導體結(jié)構(gòu)(未標注),絕緣體上半導體結(jié)構(gòu)包括高電阻基底101 (High Resistance handle wafer),位于基底101上的埋氧化層102(Buried Oxide),以及位于埋氧化層102上的半導體襯底103。半導體襯底103中通常制作有淺溝槽隔離結(jié)構(gòu)104 (STI)，半導體襯底103上還形成有介質(zhì)層105 (通?？梢詾閷娱g介質(zhì)層或者金屬間介質(zhì)層)，介質(zhì)層105上形成有器件106 (通?？梢詾橹鲃悠骷蛘弑粍悠骷?，其中被動器件通常位于淺溝槽隔離結(jié)構(gòu)104上方。
[0034]由于埋氧化層102和淺溝槽隔離結(jié)構(gòu)104中不可避免的帶有陷阱(trap)電荷等固定電荷，其相當于晶體管中加了電壓的柵氧化層，因此其會向位于其下方并且是單晶結(jié)構(gòu)的高電阻基底101產(chǎn)生電場作用，使高電阻基底101出現(xiàn)電荷反型(invers1n)層或者電荷積聚(accumulat1n)層，即:使得高電阻基底101出現(xiàn)類似于溝道(trench)—樣的導電層(未示出)。該導電層與器件106之間被埋氧化層102、淺溝槽隔離結(jié)構(gòu)104和介質(zhì)層105隔開，于是該導電層與器件106之間就會形成耦合電容，由于耦合電容的存在，因此射頻信號通過器件106時，會發(fā)生諧波失真。
[0035]為此，本發(fā)明提供一種射頻集成電路芯片的形成方法，所述方法提供絕緣體上半導體結(jié)構(gòu)，所述絕緣體上半導體結(jié)構(gòu)包括基底、埋氧化層和半導體襯底，所述半導體襯底中具有淺溝槽隔離結(jié)構(gòu)，然后蝕刻所述淺溝槽隔離結(jié)構(gòu)及其下方的埋氧化層直至形成通孔，所述通孔暴露所述基底表面，之后采用各向同性刻蝕方法通過所述通孔蝕刻所述基底直至形成橢球形溝槽，此后沉積填充層填充所述橢球形溝槽和所述通孔，其后在所述半導體襯底、所述淺溝槽隔離結(jié)構(gòu)和所述填充層上形成介質(zhì)層，最后在所述介質(zhì)層上形成射頻器件?；着c埋氧化層之間被填充層隔開，防止基底與埋氧化層之間形成電荷反型層或者電荷積聚層，進而防止基底出現(xiàn)類似于溝道的導電層，因此，射頻器件與基底之間不會存在耦合電容，射頻信號通過器件時，不會發(fā)生諧波失真，提高射頻信號的傳輸質(zhì)量。
[0036]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細的說明。
[0037]本發(fā)明實施例提供一種射頻集成電路芯片的形成方法，請結(jié)合參考圖2至圖8。
[0038]請參考圖2，首先提供絕緣體上半導體結(jié)構(gòu)(未標注)。
[0039]本實施例中，絕緣體上半導體結(jié)構(gòu)包括基底201、埋氧化層202和半導體襯底203，半導體襯底203中具有淺溝槽隔離結(jié)構(gòu)204。
[0040]本實施例中，基底201可以為硅基底，也可以為鍺基底。基底201通常不摻雜或者僅進行輕摻雜，因此基底201具有較高的電阻。
[0041]本實施例中，埋氧化層202可通過為注氧隔離(Separat1n by ImplantedOxygen, SIM0X)方法、娃片鍵合方法或智能剝離(Smart Cut)方法形成。
[0042]本實施例中，半導體襯底203可以為單晶硅，此時為絕緣體上硅(SOI);也可以是鍺，此時為絕緣體上鍺(GeOI)。本實施例以絕緣體上硅為例。半導體襯底203中可以制作有各類射頻器件，例如天線、電感、電容、BT濾波器、EMI濾波器、磁珠、還有微帶線等。此外，半導體襯底203還可制作有其它各類有源器件和無源器件。
[0043]請參考圖3，在半導體襯底203上形成掩膜層205，掩膜層205暴露淺溝槽隔離結(jié)構(gòu)204的部分表面。
[0044]本實施例中，掩膜層205可以為光刻膠層，光刻膠作為掩膜層205制作工藝和圖案化工藝都簡單成熟，可以簡化制程并節(jié)省成本。當然，在本發(fā)明的其它實施例中，可以采用其它材料制作掩膜層205。
[0045]本實施例中，掩膜層205暴露的淺溝槽隔離結(jié)構(gòu)204表面通常位于整個淺溝槽隔離結(jié)構(gòu)204上表面的中央，并且其面積為淺溝槽隔離結(jié)構(gòu)204上表面總面積的90%以下，以防止后續(xù)蝕刻淺溝槽隔離結(jié)構(gòu)204時，破壞淺溝槽隔離結(jié)構(gòu)204周邊的有源區(qū)域。
[0046]請參考圖4，以掩膜層205為掩模，蝕刻淺溝槽隔離結(jié)構(gòu)204及其下方的埋氧化層202直至形成通孔206，通孔206暴露基底201表面。
[0047]本實施例中，具體可以采用各向異性干法刻蝕方法形成通孔206，所述各向異性干法刻蝕方法采用的反應氣體包括CF4和CHF3的至少其中之一。并且，所述各向異性干法刻蝕方法選擇在較低溫度下進行，從而防止對半導體襯底203上的器件造成破壞。具體的，控制溫度范圍在20°C?60°C。所述各向異性干法刻蝕方法的功率控制在350W?800W。
[0048]本實施例中，埋氧化層202和淺溝槽隔離結(jié)構(gòu)204的總厚度范圍可以為2mm?3mm，可以通過控制所述各向異性干法刻蝕方法的刻蝕時間保證埋氧化層202和淺溝槽隔離結(jié)構(gòu)204同時被貫穿。
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