包括mosfet和雙柵極jfet的電子電路的制作方法
【專利說明】包括MOSFET和雙柵極JFET的電子電路
[0001]相關(guān)申請的交叉引用
[0002]本申請是2013年3月13日提交的美國專利申請N0.13/803, 792的部分繼續(xù)申請案，美國專利申請N0.13/803，792是2012年4月10日提交的美國專利申請N0.13/433,611(現(xiàn)為2013年3月19日公告的美國專利N0.8，400，222)的部分繼續(xù)申請案，美國專利申請N0.13/433，611是2011年5月13日提交的美國專利申請N0.13/107,411(現(xiàn)為2012年5月15日公告的美國專利N0.8，179，197)的繼續(xù)申請案，美國專利申請N0.13/107,411是2010年I月13日提交的美國專利申請N0.12/686,573(現(xiàn)為2011年6月28日公告的美國專利N0.7，969，243)的分案申請，上述所有專利申請名稱均為“Electronic Circuits including a MOSFET and a Dual-Gate JFET”；美國專利申請 N0.12/686，573 要求 2009 年 4 月 22 日提交的名稱為“Electronic Circuits includinga MOSFET and a Dual-Gate JFET and having a High Breakdown Voltage” 的美國臨時專利申請N0.61/171，689的權(quán)益；每個上述專利申請在此通過引用并入本文。本申請也要求 2014 年 I 月 3 日提交的名稱為 “Electronic Circuits including a MOSFET and aDual-Gate JFET"的美國臨時專利申請N0.61/923，578的權(quán)益，該申請也通過引用并入本文。本申請也與2008年2月13日提交的名稱為“High Breakdown Voltage Double-gateSemiconductor Device”的美國專利申請N0.12/070，019 (現(xiàn)為2011年I月4日公告的美國專利N0.7，863，645)有關(guān)，在此也通過引用將其并入本文。
技術(shù)領(lǐng)域
[0003]本發(fā)明總體上涉及半導(dǎo)體器件，并且更具體地涉及配置用于功率應(yīng)用的半導(dǎo)體器件。
【背景技術(shù)】
[0004]設(shè)計用于射頻(RF)功率應(yīng)用的互補金屬氧化物半導(dǎo)體(CMOS)器件在傳統(tǒng)上已經(jīng)要求在改善的RF性能與更高的擊穿電壓之間的折衷。例如，可以通過降低柵極幾何尺寸(例如，通過使用短溝道長度)來改善CMOS器件的RF性能。然而，更小的柵極幾何尺寸降低CMOS器件的擊穿電壓。因為降低的擊穿電壓限制在放大器配置中的CMOS器件的輸出處可獲得的電壓擺幅，所以這種CMOS器件在功率應(yīng)用中用處更小。
[0005]在一種處理擊穿電壓問題的方法中，CMOS器件可以被設(shè)計用于具有更低的電壓擺幅的更大的電流驅(qū)動。然而，更大的電流驅(qū)動可能需要使得CMOS器件中的晶體管的寬度較大，因此對驅(qū)動電路呈現(xiàn)非期望的電容性負載。
[0006]另一種處理擊穿電壓問題的方法使用橫向擴散金屬氧化物半導(dǎo)體(LDMOS)晶體管。LDMOS晶體管具有在有源區(qū)和漏極之間的漂移區(qū)。漂移區(qū)被輕摻雜并且經(jīng)歷最大的電壓擺幅。因為漂移區(qū)中的摻雜濃度受擊穿電壓要求限制，所以LDMOS器件犧牲更高的擊穿電壓而換來在漏極和源極端子之間流動的漏極電流的更高總電阻(稱為導(dǎo)通狀態(tài)電阻)。
[0007]另一種處理擊穿電壓問題的方法使用具有更厚的和更高電阻率的襯底的器件。這些器件可以提供更高電壓的性能，但是也引入更高的導(dǎo)通狀態(tài)損失。這些器件包括降低表面場(RESURF)器件，其中襯底二極管的耗盡區(qū)與橫向二極管的耗盡區(qū)相互作用以降低表面場。在這些器件中，由于耗盡區(qū)的橫向展寬而增加了擊穿電壓。
[0008]因此，存在相比于傳統(tǒng)的半導(dǎo)體器件提供改善的RF性能和更高功率的高擊穿電壓半導(dǎo)體器件的需要。

【發(fā)明內(nèi)容】

[0009]本發(fā)明提供用作用于放大輸入信號的功率放大器的各種電子電路。示例電路包括MOSFET和JFET，二者都包括源極和漏極，其中JFET的源極直接耦合到MOSFET的漏極。MOSFET也包括柵極，同時JFET也包括頂部柵極和底部柵極二者。在一些實施例中，MOSFET和JFET的柵極具有不同的寬度。在各種實施例中，MOSFET和JFET 二者的源極和漏極，以及JFET的頂部柵極和底部柵極被限定在襯底內(nèi)，同時MOSFET的柵極被布置在襯底上。在一些示例中，襯底包括具有在絕緣體層之上的硅層的絕緣體上硅晶片，并且在這些實施例中，限定在襯底內(nèi)的特征被限定在娃層內(nèi)。
[0010]在各種實施例中，JFET的頂部柵極被耦合到MOSFET的柵極。在這些實施例中的一些實施例中，JFET的底部柵極也被耦合到MOSFET的柵極，并且在這些實施例中的一些實施例中，JFET的頂部柵極和底部柵極都被耦合到DC偏置源。
[0011]在示例電路的各種實施例中，JFET的頂部柵極被耦合到JFET的底部柵極，并且兩個柵極都獨立于MOSFET的柵極。在這些實施例中的一些實施例中，JFET的頂部柵極和底部柵極都被耦合到DC偏置源，而在這些實施例中的其他一些實施例中，JFET的頂部柵極和底部柵極都被耦合到地(ground)。在這些實施例中的又另一些實施例中，JFET的頂部柵極被耦合到第一 DC偏置源和/或JFET的底部柵極被耦合到第二 DC偏置源或地。
[0012]本發(fā)明也涉及各種器件。示例器件包括耦合到上文所述的功率放大器的收發(fā)器。在各種實施例中，收發(fā)器被配置以產(chǎn)生具有在約700MHz至約2.5GHz的范圍內(nèi)的頻率的信號或者產(chǎn)生具有在約150MHz至約6GHz的范圍內(nèi)的頻率的信號。在一些實施例中，收發(fā)器被布置在與MOSFET和JFET相同的襯底上。各種實施例進一步包括耦合到JFET的漏極的輸出匹配電路。
[0013]進一步地，本發(fā)明也提供用于信號放大的方法。示例方法包括用第一信號控制MOSFET的柵極、用第二信號控制JFET的頂部柵極、以及用第三信號控制JFET的底部柵極，其中JFET處于與MOSFET的共源共柵(cascode)配置。在各種實施例中，第二信號依賴于第一信號并且在這些實施例中的一些實施例中，第三信號依賴于第二信號。類似地，在各種實施例中，第二信號獨立于第一信號并且在這些實施例中的一些實施例中，第三信號依賴于第二信號。
[0014]本發(fā)明進一步提供了制作電子電路的方法。示例方法包括提供具有嵌入晶片內(nèi)的在絕緣體層之上的硅層的絕緣體上硅晶片，諸如通過離子注入將包括源極和漏極的MOSFET限定在晶片的硅內(nèi)，將包括源極、漏極、頂部柵極、和底部柵極的JFET限定在晶片的硅內(nèi)，以及諸如通過光刻在硅上形成MOSFET的柵極。在各種實施例中，該方法進一步包括形成與JFET的源極和MOSFET的漏極都電通信的金屬層，從而JFET的源極直接耦合到MOSFET的漏極。
[0015]本發(fā)明的另一示例電路包括基本在襯底中形成的MOS器件。該襯底包括限定在襯底內(nèi)的第一阱，其中阱的特征在于例如通過平整化襯底所形成的頂部表面。限定在阱內(nèi)的是底部柵極、限定在底部柵極和頂部表面之間的第一溝道、第一漏極、在第一漏極和源極之間的第二漏極、在第一漏極和第二漏極之間的第一柵極、以及在源極和第二漏極之間的間隙。MOS器件進一步包括布置在第一阱的頂部表面上方并且與間隙對準(zhǔn)的電介質(zhì)層和布置在電介質(zhì)層上方的第二柵極。在示例MOS器件中，第一柵極控制第一溝道，第二柵極控制也布置在第一阱內(nèi)的第二溝道。第一溝道和第二溝道被不同地摻雜，使得當(dāng)一個溝道被摻雜為η型時，另一溝道被摻雜為P型。
[0016]示例MOS器件的各種實施例也包括限定在第一阱中的兩個側(cè)壁，以使得兩個側(cè)壁被連接到底部柵極。第二阱通過被圍閉在兩個側(cè)壁之間以及底部柵極和頂部柵極之間的體積被限定在第一阱內(nèi)。在一種配置中，兩個側(cè)壁中的一個側(cè)壁被布置在第一柵極和第二柵極之間，以使得第一源極、第二柵極、和第二漏極包括在一個側(cè)壁的一側(cè)處于第三阱中的MOSFETo在這些實施例中，第一阱也包括，限定于其中的布置在一個側(cè)壁和第一柵極之間的第二源極。在這些實施例中，第二源極、第一柵極、和第一漏極全部在第二阱內(nèi)，并且與底部柵極和第一溝道一起構(gòu)成雙柵極JFET。在這些實施例中，一個側(cè)壁被布置在第二源極和第二漏極之間，并且因此MOSFET和JFET從第二漏極通過限定在頂部表面上方的導(dǎo)電路徑(諸如布置在襯底上的金屬跡線)被電耦合到第二源極。在這些實施例中，一個或者兩個側(cè)壁可以具有與底部柵極相同的摻雜。至少一個側(cè)壁被暴露在頂部表面處，以允許電壓被施加到底部柵極。
[0017]在另一配置中，兩個側(cè)壁被布置以使得第一源極、第一漏極和第二漏極、第一柵極、以及第一溝道都被布置在第二阱內(nèi)。這些實施例不包括第二源極，也不包括第三阱。相反，第一溝道在第二漏極和第一漏極之間提供電傳導(dǎo)并且受第一柵極控制，布置在第二阱內(nèi)的第二溝道在第一源極和第二漏極之間提供電傳導(dǎo)并且受第二柵極控制。在這些實施例中，第二溝道被布置在底部柵極和第二柵極之間。注意，第一溝道和第二溝道被摻雜以使得當(dāng)一個溝道被摻雜為η型時，另一溝道被摻雜為P型，因此，在這些實施例中，第二阱的相對側(cè)被摻雜成一側(cè)是η型且另一側(cè)是P型，它們在第二漏極和底部柵極之間延伸的邊界界面處相遇。
【附圖說明】
[0018]為了簡單和清晰而圖示圖中的元件，并且圖中的元件沒有按照比例繪制。一些元件的尺寸相對于其他元件可能被夸大以幫助改善本發(fā)明的各種實施例的理解。
[0019]圖1圖示了根據(jù)本發(fā)明的一個實施例的包括MOS柵極、結(jié)型柵極和兩個鄰近的N+區(qū)的雙柵極半導(dǎo)體器件的示例截面。
[0020]圖2圖示了根據(jù)本發(fā)明的一個實施例的包括MOS柵極、結(jié)型柵極和使用導(dǎo)電層耦合的兩個N+區(qū)的雙柵極半導(dǎo)體器件的示例截面。
[0021]圖3圖示了根據(jù)本發(fā)明的一個實施例的包括MOS柵極、結(jié)型柵極和布置在MOS柵極和結(jié)型柵極之間的單個N+區(qū)的雙柵極半導(dǎo)體器件的示例截面。
[0022]圖4圖示了根據(jù)本發(fā)明的一個實施例的在第二操作模式中的圖3中的雙柵極半導(dǎo)體器件示例截面。
[0023]圖5圖示了根據(jù)本發(fā)明的一個實施例的圖1至圖3和圖6中的雙柵極半導(dǎo)體器件的示例電路圖。
[0024]圖6圖示了根據(jù)本發(fā)明的一個實施例的包括MOS柵極和結(jié)型柵極的雙柵極半導(dǎo)體器件的示例截面。
[0025]圖7提供了根據(jù)本發(fā)明的一個實施例的包括MOSFET和雙柵極JFET的示例電子電路的電路圖。
[0026]圖8A、8B、和8C是根據(jù)本發(fā)明的三個實施例的示例電子電路的截面，每個示例電子電路包括MOSFET和雙柵極JFET，其中MOSFET和JFET是不同的。
[0027]圖9至圖15提供了根據(jù)本發(fā)明的各種實施例的包括MOSFET和雙柵極JFET的幾種示例電子電路的電路圖。
[0028]圖16提供了用于使用在共源共柵配置中的MOSFET和雙柵極JF